JPH0536895A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0536895A JPH0536895A JP3192999A JP19299991A JPH0536895A JP H0536895 A JPH0536895 A JP H0536895A JP 3192999 A JP3192999 A JP 3192999A JP 19299991 A JP19299991 A JP 19299991A JP H0536895 A JPH0536895 A JP H0536895A
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Abstract
(57)【要約】 （修正有）
【目的】 本発明は、半導体装置特に三次元構造を有す
る半導体装置の製造において、ある半導体層を別の半導
体層に埋め込み成長させる工程の改良にに関し、第１半
導体層形成と第２半導体層形成の間に基板を成長装置外
へ取り出すことなく埋め込み構造を形成することによ
り、作業の煩雑化および半導体層間の汚染を防止するこ
とを目的とする。 【構成】 半導体基板上１１に、下記選択成長を可能と
し且つ下記昇華・除去が可能な材料の膜１２を形成し、
この膜に開けた窓１３内の基板上に第１半導体層１４を
選択成長させた後、基板温度を上昇させて膜を昇華・除
去し、更に第１の半導体層を完全に埋め込むように第２
半導体層１５を形成するように構成する。
る半導体装置の製造において、ある半導体層を別の半導
体層に埋め込み成長させる工程の改良にに関し、第１半
導体層形成と第２半導体層形成の間に基板を成長装置外
へ取り出すことなく埋め込み構造を形成することによ
り、作業の煩雑化および半導体層間の汚染を防止するこ
とを目的とする。 【構成】 半導体基板上１１に、下記選択成長を可能と
し且つ下記昇華・除去が可能な材料の膜１２を形成し、
この膜に開けた窓１３内の基板上に第１半導体層１４を
選択成長させた後、基板温度を上昇させて膜を昇華・除
去し、更に第１の半導体層を完全に埋め込むように第２
半導体層１５を形成するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に三次元構造を有する半導体装置の製造にお
いて、ある半導体層をそれとは導電率や結晶の種類等の
異なる別の半導体層に埋め込み成長させる工程の改良に
関する。ＧａＡｓをはじめとする化合物半導体は、高速
電子デバイスや光通信用素子としてエレクトロニクス技
術の進展に不可欠な存在となっている。今後の課題の一
つに、三次元構造デバイスの開発がある。三次元構造を
用いることにより、集積回路の立体配線が可能となり、
また新たな縦形構造デバイスの開発が可能となる。
に関し、特に三次元構造を有する半導体装置の製造にお
いて、ある半導体層をそれとは導電率や結晶の種類等の
異なる別の半導体層に埋め込み成長させる工程の改良に
関する。ＧａＡｓをはじめとする化合物半導体は、高速
電子デバイスや光通信用素子としてエレクトロニクス技
術の進展に不可欠な存在となっている。今後の課題の一
つに、三次元構造デバイスの開発がある。三次元構造を
用いることにより、集積回路の立体配線が可能となり、
また新たな縦形構造デバイスの開発が可能となる。
【０００２】本発明は、三次元構造デバイスの製造工程
の一部として、化合物半導体をミクロンオーダーの微小
領域に選択成長させ、これをキャリア濃度や結晶の種類
の異なる半導体層に埋め込み成長させる工程の改良に関
する。
の一部として、化合物半導体をミクロンオーダーの微小
領域に選択成長させ、これをキャリア濃度や結晶の種類
の異なる半導体層に埋め込み成長させる工程の改良に関
する。
【０００３】
【従来の技術】従来からレーザーダイオード等では、活
性層をクラッド層中に埋め込む工程が行われてきた。こ
のような埋め込み構造を形成するためには、結晶成長→
フォトリソグラフィーによるマスク形成→化学エッチン
グ→結晶成長、というサイクルを行うことが必要であっ
た。また、三次元デバイスに用いるような絶縁体に近い
高抵抗半導体層に導電率の高い半導体層を埋め込み成長
させるときも、同様なサイクルが必要であった。このサ
イクルを図２を参照して説明する。 （工程１）半導体基板２１上の所定領域に第１の半導体
層２２を成長させる。 （工程２）基板を成長装置外へ取り出し、フォトリソグ
ラフィーによりレジスト層２３を第１半導体層２２上の
必要領域に形成する。 （工程３）レジスト層２３をマスクとして化学エッチン
グを行い、必要領域に第１半導体層２２を残す。 （工程４）レジスト層２３を除去する。 （工程５）基板を成長装置内に再度収納し、上記残され
た第１半導体層２２を埋め込むように第２の半導体層２
４を形成する。
性層をクラッド層中に埋め込む工程が行われてきた。こ
のような埋め込み構造を形成するためには、結晶成長→
フォトリソグラフィーによるマスク形成→化学エッチン
グ→結晶成長、というサイクルを行うことが必要であっ
た。また、三次元デバイスに用いるような絶縁体に近い
高抵抗半導体層に導電率の高い半導体層を埋め込み成長
させるときも、同様なサイクルが必要であった。このサ
イクルを図２を参照して説明する。 （工程１）半導体基板２１上の所定領域に第１の半導体
層２２を成長させる。 （工程２）基板を成長装置外へ取り出し、フォトリソグ
ラフィーによりレジスト層２３を第１半導体層２２上の
必要領域に形成する。 （工程３）レジスト層２３をマスクとして化学エッチン
グを行い、必要領域に第１半導体層２２を残す。 （工程４）レジスト層２３を除去する。 （工程５）基板を成長装置内に再度収納し、上記残され
た第１半導体層２２を埋め込むように第２の半導体層２
４を形成する。
【０００４】このサイクルにおいては、第１半導体層の
形成と第２半導体層の形成との間に工程２において基板
を一度成長装置外へ取り出して処理を行うため、作業が
煩雑になり製造コストを高めるばかりでなく、第１／第
２半導体層界面の汚染を生じやすいという問題があっ
た。
形成と第２半導体層の形成との間に工程２において基板
を一度成長装置外へ取り出して処理を行うため、作業が
煩雑になり製造コストを高めるばかりでなく、第１／第
２半導体層界面の汚染を生じやすいという問題があっ
た。
【０００５】
【発明が解決しようとする課題】本発明は、第１半導体
層形成と第２半導体層形成の間に基板を成長装置外へ取
り出すことなく埋め込み構造を形成することにより、作
業の煩雑化および半導体層間の汚染を防止した半導体装
置の製造方法を提供することを目的とする。
層形成と第２半導体層形成の間に基板を成長装置外へ取
り出すことなく埋め込み構造を形成することにより、作
業の煩雑化および半導体層間の汚染を防止した半導体装
置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置の製造方法は、半導体基板上
に、第１の半導体層を第２の半導体層内に埋め込んだ構
造を形成する際に、半導体基板上に、下記選択成長を可
能とし且つ下記昇華により除去可能な材料の膜を形成す
る工程、上記膜に窓を開ける工程、上記窓内に露出した
基板上に、第１の半導体層を選択成長させる工程、基板
温度を上昇させることにより上記膜を昇華させて除去す
る工程、および上記基板上に、上記第１の半導体層を完
全に埋め込むように第２の半導体層を形成する工程、を
含むことを特徴とする。
めに、本発明の半導体装置の製造方法は、半導体基板上
に、第１の半導体層を第２の半導体層内に埋め込んだ構
造を形成する際に、半導体基板上に、下記選択成長を可
能とし且つ下記昇華により除去可能な材料の膜を形成す
る工程、上記膜に窓を開ける工程、上記窓内に露出した
基板上に、第１の半導体層を選択成長させる工程、基板
温度を上昇させることにより上記膜を昇華させて除去す
る工程、および上記基板上に、上記第１の半導体層を完
全に埋め込むように第２の半導体層を形成する工程、を
含むことを特徴とする。
【０００７】
【作用】本発明の方法においては、選択成長の位置を規
定する窓を形成した後は、第１半導体層の形成と第２半
導体層の形成とを同一の成長装置内で引き続き行うこと
ができるので、埋め込み構造形成のための作業が非常に
簡潔になると共に、第１／第２半導体層間の汚染が生じ
ることがない。
定する窓を形成した後は、第１半導体層の形成と第２半
導体層の形成とを同一の成長装置内で引き続き行うこと
ができるので、埋め込み構造形成のための作業が非常に
簡潔になると共に、第１／第２半導体層間の汚染が生じ
ることがない。
【０００８】選択成長を可能とし且つ昇華により除去可
能な膜としては、酸化シリコン膜、化合物半導体の陽極
酸化膜、窒化アルミニウム膜、窒化シリコン膜等を用い
ることができる。この膜の厚さは、選択成長時に消滅せ
ず且つ昇華により完全に除去し得る厚さとする。基板お
よび第１、第２の半導体としてIII −V 族またはII−IV
族化合物半導体を用いた場合、 III族またはII族元素の
原料ガスとV 族またはIV族元素の原料ガスとを交互に供
給する原子層エピタキシーにより６００℃以下の基板温
度で第１の半導体層の選択成長を行い、その後基板温度
を７００℃以上に上昇させることにより前記膜の昇華・
除去を行う。
能な膜としては、酸化シリコン膜、化合物半導体の陽極
酸化膜、窒化アルミニウム膜、窒化シリコン膜等を用い
ることができる。この膜の厚さは、選択成長時に消滅せ
ず且つ昇華により完全に除去し得る厚さとする。基板お
よび第１、第２の半導体としてIII −V 族またはII−IV
族化合物半導体を用いた場合、 III族またはII族元素の
原料ガスとV 族またはIV族元素の原料ガスとを交互に供
給する原子層エピタキシーにより６００℃以下の基板温
度で第１の半導体層の選択成長を行い、その後基板温度
を７００℃以上に上昇させることにより前記膜の昇華・
除去を行う。
【０００９】以下に、実施例によって本発明を更に詳細
に説明する。
に説明する。
【００１０】
【実施例】図１を参照し、本発明に従って高抵抗のＧａ
Ａｓ化合物半導体層に高導電率のＧａＡｓ化合物半導体
層を埋め込んだ構造を形成する工程の一例を説明する。
各ＧａＡｓ層の形成は、それぞれ有機金属気相成長法
（ＭＯＶＰＥ）と、この成長装置内でＧａ用原料ガスと
Ａｓ用原料ガスを交互に供給する原子層エピタキシー
（ＡＬＥ）によって行う。いずれの成長においても、成
長原料としてはＧａ源としてトリメチルガリウム（ＴＭ
Ｇａ）を、Ａｓ源としてアルシン（ＡｓＨ3 ）を用い、
高純度水素をキャリアガスとして反応室に供給する。そ
してＭＯＶＰＥとＡＬＥは同一の反応室内で行う。
Ａｓ化合物半導体層に高導電率のＧａＡｓ化合物半導体
層を埋め込んだ構造を形成する工程の一例を説明する。
各ＧａＡｓ層の形成は、それぞれ有機金属気相成長法
（ＭＯＶＰＥ）と、この成長装置内でＧａ用原料ガスと
Ａｓ用原料ガスを交互に供給する原子層エピタキシー
（ＡＬＥ）によって行う。いずれの成長においても、成
長原料としてはＧａ源としてトリメチルガリウム（ＴＭ
Ｇａ）を、Ａｓ源としてアルシン（ＡｓＨ3 ）を用い、
高純度水素をキャリアガスとして反応室に供給する。そ
してＭＯＶＰＥとＡＬＥは同一の反応室内で行う。
【００１１】後者のＡＬＥ法は本出願人が提案した方法
であり、ＧａＡｓを成長させる場合、ＡｓＨ3 とＴＭＧ
ａを例えば５００℃の温度に保った基板じ交互に供給し
て成長を行う。原料ガスの供給を切り換える際には、Ｈ
2ガスをパージガスとして流し、両原料ガスの混合を防
止する。基板への原料ガスの供給はガス流速を大きくし
て行い、基板到達前にガスの分解が起こらないようにす
る。このようにすることにより、原料供給時間や基板温
度を厳密に設定しなくとも、１サイクル当たり１分子層
のＧａＡｓを成長させることができる（特開平１−１９
４３１８号公報またはM.Ozeki et al., Appl.Phys. Let
t., vol.53 (1988) pp.1509 を参照）。
であり、ＧａＡｓを成長させる場合、ＡｓＨ3 とＴＭＧ
ａを例えば５００℃の温度に保った基板じ交互に供給し
て成長を行う。原料ガスの供給を切り換える際には、Ｈ
2ガスをパージガスとして流し、両原料ガスの混合を防
止する。基板への原料ガスの供給はガス流速を大きくし
て行い、基板到達前にガスの分解が起こらないようにす
る。このようにすることにより、原料供給時間や基板温
度を厳密に設定しなくとも、１サイクル当たり１分子層
のＧａＡｓを成長させることができる（特開平１−１９
４３１８号公報またはM.Ozeki et al., Appl.Phys. Let
t., vol.53 (1988) pp.1509 を参照）。
【００１２】以下、図１の工程１〜５に沿って説明す
る。工程１ 半絶縁性ＧａＡｓ基板１１上に、ＣＶＤ法により厚さ１
ｎｍ以上、１０ｎｍ以下のＳｉＯ2 膜１２を形成する。工程２ フォトリソグラフィーと化学エッチングにより、ＳｉＯ
2 膜１２に幅１０μｍのストライプ状の窓１３を開け
る。工程３ 上記のＭＯＶＰＥ装置の反応室に基板１１を収納する。
上記ＡＬＥ法を用い、ＴＭＧａとＡｓＨ3 を交互に供給
することにより、厚さ１００ｎｍのＧａＡｓ層１４を、
上記窓１３内に露出した基板１１上に形成する。ここで
成長法としてＡＬＥ法を用いたのは、窓１３内の基板露
出領域には成長が起こり、ＳｉＯ2 膜１２上には全く成
長が起こらない、という選択性を利用したものである。
このＡＬＥ成長は基板温度５００℃、反応管内圧力２０
Torrで行い、必要に応じて不純物のドーピングを行う。工程４ ＡＬＥ成長を停止させた後、ＡｓＨ3 を供給し続けたま
ま基板温度を８００℃まで上昇させる。これによりＳｉ
Ｏ2 膜１２は昇華し基板１１表面から完全に除去され
る。工程５ 基板温度を６５０℃まで下げ、ＭＯＶＰＥ法を用いＡｓ
Ｈ3 とＴＭＧａを同時に供給することにより、厚さ１μ
ｍのＧａＡｓ層１５を成長させる。
る。工程１ 半絶縁性ＧａＡｓ基板１１上に、ＣＶＤ法により厚さ１
ｎｍ以上、１０ｎｍ以下のＳｉＯ2 膜１２を形成する。工程２ フォトリソグラフィーと化学エッチングにより、ＳｉＯ
2 膜１２に幅１０μｍのストライプ状の窓１３を開け
る。工程３ 上記のＭＯＶＰＥ装置の反応室に基板１１を収納する。
上記ＡＬＥ法を用い、ＴＭＧａとＡｓＨ3 を交互に供給
することにより、厚さ１００ｎｍのＧａＡｓ層１４を、
上記窓１３内に露出した基板１１上に形成する。ここで
成長法としてＡＬＥ法を用いたのは、窓１３内の基板露
出領域には成長が起こり、ＳｉＯ2 膜１２上には全く成
長が起こらない、という選択性を利用したものである。
このＡＬＥ成長は基板温度５００℃、反応管内圧力２０
Torrで行い、必要に応じて不純物のドーピングを行う。工程４ ＡＬＥ成長を停止させた後、ＡｓＨ3 を供給し続けたま
ま基板温度を８００℃まで上昇させる。これによりＳｉ
Ｏ2 膜１２は昇華し基板１１表面から完全に除去され
る。工程５ 基板温度を６５０℃まで下げ、ＭＯＶＰＥ法を用いＡｓ
Ｈ3 とＴＭＧａを同時に供給することにより、厚さ１μ
ｍのＧａＡｓ層１５を成長させる。
【００１３】これにより高抵抗のＧａＡｓ層１５に導電
率の高いＧａＡｓ層１４が埋め込まれた構造が得られ
る。埋め込まれた高導電率ＧａＡｓ層１４は電気配線と
して用いることができ、高抵抗ＧａＡｓ層１５の上に他
の配線を施すことにより立体配線を形成することができ
る。
率の高いＧａＡｓ層１４が埋め込まれた構造が得られ
る。埋め込まれた高導電率ＧａＡｓ層１４は電気配線と
して用いることができ、高抵抗ＧａＡｓ層１５の上に他
の配線を施すことにより立体配線を形成することができ
る。
【００１４】選択成長のマスクとなる膜１２は、厚過ぎ
ると温度を上げても完全に昇華・除去することができ
ず、逆に薄過ぎると選択成長中に消滅してしまう。最適
厚さは昇華・除去するための加熱温度によって適宜設定
すべきである。マスク膜１２は、選択成長を可能とし且
つその後の昇華により除去し得るものとする。適当な材
質としては、上記実施例に用いたＳｉＯ2 膜の他、化合
物半導体いばんの場合は陽極酸化による化合物半導体酸
化膜を用いることもできる。これら酸化膜の他に、窒化
アルミニウムや窒化シリコンを用いてもよい。
ると温度を上げても完全に昇華・除去することができ
ず、逆に薄過ぎると選択成長中に消滅してしまう。最適
厚さは昇華・除去するための加熱温度によって適宜設定
すべきである。マスク膜１２は、選択成長を可能とし且
つその後の昇華により除去し得るものとする。適当な材
質としては、上記実施例に用いたＳｉＯ2 膜の他、化合
物半導体いばんの場合は陽極酸化による化合物半導体酸
化膜を用いることもできる。これら酸化膜の他に、窒化
アルミニウムや窒化シリコンを用いてもよい。
【００１５】窓内の基板露出領域に行う選択成長として
は、上記ＡＬＥ法以外にも、ＭＯＶＰＥ法を用いること
も可能である。その場合、成長圧力、成長温度、V − I
II比等の条件を最適化することにより選択成長が可能と
なる。しかし、現状では上記のＡＬＥ法が最も容易に選
択成長できる。分子線エピタキシーではＳｉＯ2 膜１２
上にも多結晶が成長し易いため、本発明に必要な選択成
長を行うことができない。
は、上記ＡＬＥ法以外にも、ＭＯＶＰＥ法を用いること
も可能である。その場合、成長圧力、成長温度、V − I
II比等の条件を最適化することにより選択成長が可能と
なる。しかし、現状では上記のＡＬＥ法が最も容易に選
択成長できる。分子線エピタキシーではＳｉＯ2 膜１２
上にも多結晶が成長し易いため、本発明に必要な選択成
長を行うことができない。
【００１６】基板をＧａＡｓ等の化合物半導体ではな
く、Ｓｉとすることも可能である。Ｓｉ基板の場合に
は、熱酸化によりマスクとしてのＳｉＯ2 膜が形成でき
る。また大気中に保存したＳｉ基板は、表面に強固な自
然酸化膜が形成されているいるので、これをそのままマ
スク膜１２として使用できる。その他に、化学処理によ
り薄い酸化膜を形成することもできる。
く、Ｓｉとすることも可能である。Ｓｉ基板の場合に
は、熱酸化によりマスクとしてのＳｉＯ2 膜が形成でき
る。また大気中に保存したＳｉ基板は、表面に強固な自
然酸化膜が形成されているいるので、これをそのままマ
スク膜１２として使用できる。その他に、化学処理によ
り薄い酸化膜を形成することもできる。
【００１７】基板をＳｉとした場合、選択成長層を化合
物半導体とし、これを埋め込む半導体層をＳｉとするこ
とにより、Ｓｉ層中に化合物半導体層を埋め込んだ構造
を形成できる。このような構造は光集積回路の導波路と
して使用できる。
物半導体とし、これを埋め込む半導体層をＳｉとするこ
とにより、Ｓｉ層中に化合物半導体層を埋め込んだ構造
を形成できる。このような構造は光集積回路の導波路と
して使用できる。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
第１の半導体層の形成と第２の半導体層の形成の間に基
板を成長装置外へ取り出すことなく埋め込み構造を形成
することができるので、作業が簡略化されると同時に半
導体層間の汚染を防止して正常な界面を得ることができ
る。
第１の半導体層の形成と第２の半導体層の形成の間に基
板を成長装置外へ取り出すことなく埋め込み構造を形成
することができるので、作業が簡略化されると同時に半
導体層間の汚染を防止して正常な界面を得ることができ
る。
【図１】本発明に従って埋め込み構造を形成する手順の
一例を示す断面図である。
一例を示す断面図である。
【図２】従来の埋め込み構造形成工程を示す断面図であ
る。
る。
１１…半絶縁性ＧａＡｓ基板（半導体基板）
１２…ＳｉＯ2 膜（選択成長時のマスク）
１３…窓（選択成長を行う基板領域を規定する開口）
１４…ＧａＡｓ層（埋め込まれる第１の半導体層）
１５…ＧａＡｓ層（第１の半導体層１４を埋め込む第２
の半導体層） ２１…半導体基板 ２２…第１の半導体層 ２３…レジスト層 ２４…第２の半導体層
の半導体層） ２１…半導体基板 ２２…第１の半導体層 ２３…レジスト層 ２４…第２の半導体層
Claims (4)
- 【請求項１】 半導体基板上に、下記選択成長を可能と
し且つ下記昇華により除去可能な材料の膜を形成する工
程、 上記膜に窓を開ける工程、 上記窓内に露出した基板上に、第１の半導体層を選択成
長させる工程、 基板温度を上昇させることにより上記膜を昇華させて除
去する工程、および上記基板上に、上記第１の半導体層
を埋め込む第２の半導体層を形成する工程、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記膜が、酸化シリコン膜、化合物半導
体の陽極酸化膜、窒化アルミニウム膜、または窒化シリ
コン膜を用いることを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項３】 前記基板および第１、第２の半導体とし
てIII −V 族またはII−IV族化合物半導体を用い、 III
族またはII族元素の原料ガスとV 族またはIV族元素の原
料ガスとを交互に供給する原子層エピタキシーにより６
００℃以下の基板温度で前記第１の半導体層の選択成長
を行い、その後基板温度を７００℃以上に上昇させるこ
とにより前記膜の昇華・除去を行うことを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項４】 前記基板としてシリコン基板を、前記選
択成長させる第１の半導体を化合物半導体とし、この第
１半導体層を埋め込む前記第２の半導体をシリコンとす
ることを特徴とする請求項１記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192999A JPH0536895A (ja) | 1991-08-01 | 1991-08-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192999A JPH0536895A (ja) | 1991-08-01 | 1991-08-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536895A true JPH0536895A (ja) | 1993-02-12 |
Family
ID=16300534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3192999A Withdrawn JPH0536895A (ja) | 1991-08-01 | 1991-08-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536895A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007076250A3 (en) * | 2005-12-20 | 2007-11-15 | Texas Instruments Inc | Semiconductor device fabricated using sublimation |
| JP2008270790A (ja) * | 2007-03-26 | 2008-11-06 | Furukawa Electric Co Ltd:The | 半導体デバイスの製造方法 |
-
1991
- 1991-08-01 JP JP3192999A patent/JPH0536895A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007076250A3 (en) * | 2005-12-20 | 2007-11-15 | Texas Instruments Inc | Semiconductor device fabricated using sublimation |
| US7601629B2 (en) | 2005-12-20 | 2009-10-13 | Texas Instruments Incorporated | Semiconductive device fabricated using subliming materials to form interlevel dielectrics |
| JP2008270790A (ja) * | 2007-03-26 | 2008-11-06 | Furukawa Electric Co Ltd:The | 半導体デバイスの製造方法 |
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