JPH0537338A - 出力回路 - Google Patents
出力回路Info
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- JPH0537338A JPH0537338A JP3193092A JP19309291A JPH0537338A JP H0537338 A JPH0537338 A JP H0537338A JP 3193092 A JP3193092 A JP 3193092A JP 19309291 A JP19309291 A JP 19309291A JP H0537338 A JPH0537338 A JP H0537338A
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- buffer circuit
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Abstract
(57)【要約】
【目的】出力に発生するラッシュカレントとバッファ回
路を流れる貫通電流を防止する。 【構成】出力回路をバッファ回路60と、バッファ回路60
のＰチャネル入力に接続するＰチャネル側プリバッファ
回路40と、バッファ回路60のＮチャネル入力に接続する
Ｎチャネル側プリバッファ回路50とにより構成する。Ｐ
チャネル側プリバッファ回路40はクロック信号Φにより
オン・オフを繰り返すＭＯＳトランジスタ43を備え、出
力信号Spの電位の立ち下がりがステップ状になるように
している。Ｎチャネル側プリバッファ回路50はクロック
信号Φによりオン・オフを繰り返すＭＯＳトランジスタ
51を備え、出力信号Snの電位の立上がりがステップ状に
なるようにしている。
路を流れる貫通電流を防止する。 【構成】出力回路をバッファ回路60と、バッファ回路60
のＰチャネル入力に接続するＰチャネル側プリバッファ
回路40と、バッファ回路60のＮチャネル入力に接続する
Ｎチャネル側プリバッファ回路50とにより構成する。Ｐ
チャネル側プリバッファ回路40はクロック信号Φにより
オン・オフを繰り返すＭＯＳトランジスタ43を備え、出
力信号Spの電位の立ち下がりがステップ状になるように
している。Ｎチャネル側プリバッファ回路50はクロック
信号Φによりオン・オフを繰り返すＭＯＳトランジスタ
51を備え、出力信号Snの電位の立上がりがステップ状に
なるようにしている。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関する
もので、特に内部の信号を集積回路外部に出力する出力
回路に関するものである。
もので、特に内部の信号を集積回路外部に出力する出力
回路に関するものである。
【０００２】
【従来の技術】集積回路の出力には多数の論理ゲートが
接続されるために大きな電流駆動能力が要求される。集
積回路内部の論理ゲートは電流駆動能力が小さいので、
論理ゲートの出力信号は電流駆動能力を増大させるバッ
ファ回路を通して集積回路の出力端子に出している。
接続されるために大きな電流駆動能力が要求される。集
積回路内部の論理ゲートは電流駆動能力が小さいので、
論理ゲートの出力信号は電流駆動能力を増大させるバッ
ファ回路を通して集積回路の出力端子に出している。
【０００３】論理ゲートを構成するＭＯＳトランジスタ
のチャネル幅をＷ、チャネル長をＬとするとＷ／Ｌの値
は小さいため論理ゲートのオン抵抗は大きい。また、バ
ッファ回路を構成するＭＯＳトランジスタはＷ／Ｌの値
が大きいためゲート容量が大きい。このため、バッファ
回路のゲート入力容量をチャージ、ディスチャージする
時間がかかる。
のチャネル幅をＷ、チャネル長をＬとするとＷ／Ｌの値
は小さいため論理ゲートのオン抵抗は大きい。また、バ
ッファ回路を構成するＭＯＳトランジスタはＷ／Ｌの値
が大きいためゲート容量が大きい。このため、バッファ
回路のゲート入力容量をチャージ、ディスチャージする
時間がかかる。
【０００４】このチャージ、ディスチャージ時間を短く
するため、論理ゲートよりＷ／Ｌの値が大きく、かつバ
ッファ回路よりはＷ／Ｌの値が小さいＭＯＳトランジス
タを使ったプリバッファ回路が論理ゲートとバッファ回
路の間に設けられる。
するため、論理ゲートよりＷ／Ｌの値が大きく、かつバ
ッファ回路よりはＷ／Ｌの値が小さいＭＯＳトランジス
タを使ったプリバッファ回路が論理ゲートとバッファ回
路の間に設けられる。
【０００５】この場合、プリバッファ回路のＭＯＳトラ
ンジスタはゲート容量がバッファ回路より小さいため
に、そのゲート容量がチャージ、ディスチャージされる
のに掛かる時間はバッファ回路のゲート容量がチャー
ジ、ディスチャージされるのに掛かる時間より短くな
る。さらに、バッファ回路を駆動するプリバッファ回路
のＭＯＳトランジスタは論理ゲートに使用されているＭ
ＯＳトランジスタよりオン抵抗が小さいため、バッファ
回路のゲート容量に対するチャージ、ディスチャージ時
間も短くなる。従って、プリバッファ回路を論理ゲート
とバッファ回路の間に設けることにより、論理ゲート出
力から集積回路出力までのＡＣ特性が改善される。
ンジスタはゲート容量がバッファ回路より小さいため
に、そのゲート容量がチャージ、ディスチャージされる
のに掛かる時間はバッファ回路のゲート容量がチャー
ジ、ディスチャージされるのに掛かる時間より短くな
る。さらに、バッファ回路を駆動するプリバッファ回路
のＭＯＳトランジスタは論理ゲートに使用されているＭ
ＯＳトランジスタよりオン抵抗が小さいため、バッファ
回路のゲート容量に対するチャージ、ディスチャージ時
間も短くなる。従って、プリバッファ回路を論理ゲート
とバッファ回路の間に設けることにより、論理ゲート出
力から集積回路出力までのＡＣ特性が改善される。
【０００６】従来、プリバッファ回路の出力の立上がり
時間、立ち下がり時間はプリバッファ回路の入力の立上
がり時間、立ち下がり時間とプリバッファ回路を構成す
るＭＯＳトランジスタのオン抵抗とバッファ回路を構成
するＭＯＳトランジスタのゲート容量により設定され
る。
時間、立ち下がり時間はプリバッファ回路の入力の立上
がり時間、立ち下がり時間とプリバッファ回路を構成す
るＭＯＳトランジスタのオン抵抗とバッファ回路を構成
するＭＯＳトランジスタのゲート容量により設定され
る。
【０００７】図５は集積回路内に設けられた従来の出力
回路を示したものであり、図６はその動作を示すタイミ
ングチャートである。プリバッファ回路10はＰチャネル
ＭＯＳトランジスタ11とＮチャネルＭＯＳトランジスタ
12から構成される。トランジスタ11のソースは電源ＶＤ
Ｄに接続され、トランジスタ12のソースはアースされ
る。そして、トランジスタ11とトランジスタ12のドレイ
ンはノードb1に接続される。また、トランジスタ11とト
ランジスタ12のゲートはノードa1に接続され、ノードa1
には論理ゲート13の出力信号Saが入力される。
回路を示したものであり、図６はその動作を示すタイミ
ングチャートである。プリバッファ回路10はＰチャネル
ＭＯＳトランジスタ11とＮチャネルＭＯＳトランジスタ
12から構成される。トランジスタ11のソースは電源ＶＤ
Ｄに接続され、トランジスタ12のソースはアースされ
る。そして、トランジスタ11とトランジスタ12のドレイ
ンはノードb1に接続される。また、トランジスタ11とト
ランジスタ12のゲートはノードa1に接続され、ノードa1
には論理ゲート13の出力信号Saが入力される。
【０００８】バッファ回路14はＰチャネルＭＯＳトラン
ジスタ15とＮチャネルＭＯＳトランジスタ16から構成さ
れる。トランジスタ15のソースは電源ＶＤＤに接続さ
れ、トランジスタ16のソースはアースされる。トランジ
スタ15、16のドレインはノードZ1に接続され、ノードZ1
からは外部端子17が引き出される。そして、端子17に外
部負荷容量CLの一端が接続され、容量CLの他端はアース
される。そして、トランジスタ15とトランジスタ16のゲ
ートはノードb2に接続され、ノードb2はプリバッファ回
路10のノードb1と接続される。
ジスタ15とＮチャネルＭＯＳトランジスタ16から構成さ
れる。トランジスタ15のソースは電源ＶＤＤに接続さ
れ、トランジスタ16のソースはアースされる。トランジ
スタ15、16のドレインはノードZ1に接続され、ノードZ1
からは外部端子17が引き出される。そして、端子17に外
部負荷容量CLの一端が接続され、容量CLの他端はアース
される。そして、トランジスタ15とトランジスタ16のゲ
ートはノードb2に接続され、ノードb2はプリバッファ回
路10のノードb1と接続される。
【０００９】図６に示すように、論理ゲート13の出力信
号SaがＧＮＤレベルから立上がり、プリバッファ回路10
のスレッシュホールド電圧Vth1を超えると、トランジス
タ11がオフし、トランジスタ12がオンになる。したがっ
て、バッファ回路14のゲート容量Cbに予めチャージされ
ていた電荷はトランジスタ12を通してディスチャージさ
れ、プリバッファ回路10の出力信号Sbの電位は電源電圧
ＶＤＤレベルからＧＮＤレベルに向かって下がり始め
る。
号SaがＧＮＤレベルから立上がり、プリバッファ回路10
のスレッシュホールド電圧Vth1を超えると、トランジス
タ11がオフし、トランジスタ12がオンになる。したがっ
て、バッファ回路14のゲート容量Cbに予めチャージされ
ていた電荷はトランジスタ12を通してディスチャージさ
れ、プリバッファ回路10の出力信号Sbの電位は電源電圧
ＶＤＤレベルからＧＮＤレベルに向かって下がり始め
る。
【００１０】そして、信号Sbの電位がバッファ回路14の
スレッシュホールド電圧Vth2よりも下がると、バッファ
回路14内のトランジスタ15がオンし、トランジスタ16は
オフになる。したがって、外部負荷容量CLがトランジス
タ15を通してチャージされ、バッファ回路14の出力信号
SZの電位はＧＮＤレベルから電源電圧ＶＤＤレベルへ上
がり始める。
スレッシュホールド電圧Vth2よりも下がると、バッファ
回路14内のトランジスタ15がオンし、トランジスタ16は
オフになる。したがって、外部負荷容量CLがトランジス
タ15を通してチャージされ、バッファ回路14の出力信号
SZの電位はＧＮＤレベルから電源電圧ＶＤＤレベルへ上
がり始める。
【００１１】信号Sbの立上がり時間、立ち下がり時間は
信号Saの立上がり時間、立ち下がり時間とバッファ回路
14のゲート容量CbとSaが立上がりのときはトランジスタ
12のソース−ドレイン間抵抗、Saが立ち下がりのときは
トランジスタ11のソース−ドレイン間抵抗とにより決ま
る。
信号Saの立上がり時間、立ち下がり時間とバッファ回路
14のゲート容量CbとSaが立上がりのときはトランジスタ
12のソース−ドレイン間抵抗、Saが立ち下がりのときは
トランジスタ11のソース−ドレイン間抵抗とにより決ま
る。
【００１２】信号Sbの立上がり時間、立ち下がり時間が
短いとバッファ回路14の入力である信号Sbがバッファ回
路14のスレッシュホールド電圧Vth2に到達する時間が短
くなり、Vth2に到達してからも信号Sbの電圧変化が急な
ため、信号Sb立上がりのときはトランジスタ16、立ち下
がりのときはトランジスタ15のドレイン電流も急激に流
れる。
短いとバッファ回路14の入力である信号Sbがバッファ回
路14のスレッシュホールド電圧Vth2に到達する時間が短
くなり、Vth2に到達してからも信号Sbの電圧変化が急な
ため、信号Sb立上がりのときはトランジスタ16、立ち下
がりのときはトランジスタ15のドレイン電流も急激に流
れる。
【００１３】このため、バッファ回路14では短時間に大
電流が流れ、外部負荷容量CLの充放電電流Ｉは図６の波
形のようにラッシュカレントによるオーバーシュート現
象、アンダーシュート現象を生じる。この結果、電源電
圧ＶＤＤの変動を招き、電源電圧ＶＤＤおよびアースに
接続されている論理ゲートで誤動作やラッチアップ現象
が誘発されるという問題がある。
電流が流れ、外部負荷容量CLの充放電電流Ｉは図６の波
形のようにラッシュカレントによるオーバーシュート現
象、アンダーシュート現象を生じる。この結果、電源電
圧ＶＤＤの変動を招き、電源電圧ＶＤＤおよびアースに
接続されている論理ゲートで誤動作やラッチアップ現象
が誘発されるという問題がある。
【００１４】そこで、従来は図７に示す様に、プリバッ
ファ回路20に使用するＭＯＳトランジスタ21、22のＷ／
Ｌの値を小さくし、信号Sbの立上がり時間、立ち下がり
時間が長くなるようにしている。なお、他の回路構成は
図６と同じである。
ファ回路20に使用するＭＯＳトランジスタ21、22のＷ／
Ｌの値を小さくし、信号Sbの立上がり時間、立ち下がり
時間が長くなるようにしている。なお、他の回路構成は
図６と同じである。
【００１５】これにより、バッファ回路14のトランジス
タ15、16のオフ状態からオン状態への変化時間が長くな
り、図８に示したように信号SZの電圧変化も緩やかにな
る。このため、外部負荷容量CLの充放電電流Ｉにはラッ
シュカレントがなくなる。
タ15、16のオフ状態からオン状態への変化時間が長くな
り、図８に示したように信号SZの電圧変化も緩やかにな
る。このため、外部負荷容量CLの充放電電流Ｉにはラッ
シュカレントがなくなる。
【００１６】
【発明が解決しようとする課題】従来はプリバッファ回
路を構成するＭＯＳトランジスタのＷ／Ｌの値を小さく
し、バッファ回路を構成するＭＯＳトランジスタのオフ
状態からオン状態への変化時間を長くすることにより、
ラッシュカレントを防止していた。
路を構成するＭＯＳトランジスタのＷ／Ｌの値を小さく
し、バッファ回路を構成するＭＯＳトランジスタのオフ
状態からオン状態への変化時間を長くすることにより、
ラッシュカレントを防止していた。
【００１７】しかし、電源電圧が高くなるとプリバッフ
ァ回路出力の立上がり時間、立ち下がり時間が短くな
り、バッファ回路出力にラッシュカレントが増えるので
効果がなくなる。
ァ回路出力の立上がり時間、立ち下がり時間が短くな
り、バッファ回路出力にラッシュカレントが増えるので
効果がなくなる。
【００１８】また、バッファ回路内のトランジスタのオ
フ状態からオン状態に至る変化時間を長くすることは反
面、オン状態からオフ状態に至る変化時間も長くするこ
とになり、バッファ回路のＰチャネルＭＯＳトランジス
タ、ＮチャネルＭＯＳトランジスタが同時にオン状態と
なる時間も長くなり、貫通電流が増加する。
フ状態からオン状態に至る変化時間を長くすることは反
面、オン状態からオフ状態に至る変化時間も長くするこ
とになり、バッファ回路のＰチャネルＭＯＳトランジス
タ、ＮチャネルＭＯＳトランジスタが同時にオン状態と
なる時間も長くなり、貫通電流が増加する。
【００１９】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は電源電圧が高い時でもバッ
ファ回路出力のラッシュカレント防止ができ、またバッ
ファ回路を流れる貫通電流を減らすことのできる出力回
路を提供することである。
れたものであり、その目的は電源電圧が高い時でもバッ
ファ回路出力のラッシュカレント防止ができ、またバッ
ファ回路を流れる貫通電流を減らすことのできる出力回
路を提供することである。
【００２０】
【課題を解決するための手段】この発明の出力回路は、
ソース・ドレイン間が第１の電位供給端と第１のノード
との間に直列に挿入され、ゲートにクロック信号及び入
力信号のそれぞれが供給される第１チャネル型の第１、
第２のＭＯＳトランジスタ及びソース・ドレイン間が第
２の電位供給端と上記第１のノードとの間に直列に挿入
され、ゲートに上記クロック信号及び上記入力信号のそ
れぞれが供給される第２チャネル型の第３、第４のＭＯ
Ｓトランジスタとからなるプリバッファ回路と、ソース
・ドレイン間が上記の第１の電位供給端と第２のノード
との間に挿入され、ゲートに上記第１のノードの信号が
供給される第１チャネル型の第５のＭＯＳトランジスタ
及びソース・ドレイン間が上記第２の電位供給端と上記
第２のノードとの間に挿入され、ゲートに上記第１のノ
ードの信号が供給される第２チャネル型の第６のＭＯＳ
トランジスタとからなるバッファ回路とを具備したこと
を特徴とする。
ソース・ドレイン間が第１の電位供給端と第１のノード
との間に直列に挿入され、ゲートにクロック信号及び入
力信号のそれぞれが供給される第１チャネル型の第１、
第２のＭＯＳトランジスタ及びソース・ドレイン間が第
２の電位供給端と上記第１のノードとの間に直列に挿入
され、ゲートに上記クロック信号及び上記入力信号のそ
れぞれが供給される第２チャネル型の第３、第４のＭＯ
Ｓトランジスタとからなるプリバッファ回路と、ソース
・ドレイン間が上記の第１の電位供給端と第２のノード
との間に挿入され、ゲートに上記第１のノードの信号が
供給される第１チャネル型の第５のＭＯＳトランジスタ
及びソース・ドレイン間が上記第２の電位供給端と上記
第２のノードとの間に挿入され、ゲートに上記第１のノ
ードの信号が供給される第２チャネル型の第６のＭＯＳ
トランジスタとからなるバッファ回路とを具備したこと
を特徴とする。
【００２１】さらにこの発明の出力回路は、ソース・ド
レイン間が第１の電位供給端と第１のノードとの間に挿
入され、ゲートに入力信号が供給される第１チャネル型
の第１のＭＯＳトランジスタ及びソース・ドレイン間が
上記第１のノードと第２の電位供給端との間に直列に挿
入され、ゲートにクロック信号及び上記入力信号のそれ
ぞれが供給される第２チャネル型の第２、第３のＭＯＳ
トランジスタとからなる第１のプリバッファ回路と、ソ
ース・ドレイン間が上記第１の電位供給端と第２のノー
ドとの間に直列に挿入され、ゲートに上記クロック信号
及び上記入力信号のそれぞれが供給される第１チャネル
型の第４及び第５のＭＯＳトランジスタ及びソース・ド
レイン間が上記第２のノードと上記第２の電位供給端と
の間に挿入され、ゲートに上記入力信号が供給される第
２チャネル型の第６のＭＯＳトランジスタとからなる第
２のプリバッファ回路と、ソース・ドレイン間が上記の
第１の電位供給端と第３のノードとの間に挿入され、ゲ
ートに上記第１のノードの信号が供給される第１チャネ
ル型の第７のＭＯＳトランジスタ及びソース・ドレイン
間が上記第２の電位供給端と上記第３のノードとの間に
挿入され、ゲートに上記第２のノードの信号が供給され
る第２チャネル型の第８のＭＯＳトランジスタとからな
るバッファ回路とを具備したことを特徴とする。
レイン間が第１の電位供給端と第１のノードとの間に挿
入され、ゲートに入力信号が供給される第１チャネル型
の第１のＭＯＳトランジスタ及びソース・ドレイン間が
上記第１のノードと第２の電位供給端との間に直列に挿
入され、ゲートにクロック信号及び上記入力信号のそれ
ぞれが供給される第２チャネル型の第２、第３のＭＯＳ
トランジスタとからなる第１のプリバッファ回路と、ソ
ース・ドレイン間が上記第１の電位供給端と第２のノー
ドとの間に直列に挿入され、ゲートに上記クロック信号
及び上記入力信号のそれぞれが供給される第１チャネル
型の第４及び第５のＭＯＳトランジスタ及びソース・ド
レイン間が上記第２のノードと上記第２の電位供給端と
の間に挿入され、ゲートに上記入力信号が供給される第
２チャネル型の第６のＭＯＳトランジスタとからなる第
２のプリバッファ回路と、ソース・ドレイン間が上記の
第１の電位供給端と第３のノードとの間に挿入され、ゲ
ートに上記第１のノードの信号が供給される第１チャネ
ル型の第７のＭＯＳトランジスタ及びソース・ドレイン
間が上記第２の電位供給端と上記第３のノードとの間に
挿入され、ゲートに上記第２のノードの信号が供給され
る第２チャネル型の第８のＭＯＳトランジスタとからな
るバッファ回路とを具備したことを特徴とする。
【００２２】
【作用】この発明によれば、バッファ回路への入力信号
はクロック制御されるトランジスタの働きによりステッ
プ的に印加されるので、バッファ回路の出力信号に現れ
る電流の時間あたりの変化量が少なく電源変動を抑制で
きる。
はクロック制御されるトランジスタの働きによりステッ
プ的に印加されるので、バッファ回路の出力信号に現れ
る電流の時間あたりの変化量が少なく電源変動を抑制で
きる。
【００２３】この発明によれば、プリバッファ回路を２
つ設けたことによりバッファ回路のＰチャネルＭＯＳト
ランジスタとＮチャネルＭＯＳトランジスタがオフから
オンする時期と、オフからオンする時期がずれるので、
Ｐチャネル、Ｎチャネルが同時にオンにならず、バッフ
ァ回路の電源からアースへの貫通電流の発生が防止され
る。
つ設けたことによりバッファ回路のＰチャネルＭＯＳト
ランジスタとＮチャネルＭＯＳトランジスタがオフから
オンする時期と、オフからオンする時期がずれるので、
Ｐチャネル、Ｎチャネルが同時にオンにならず、バッフ
ァ回路の電源からアースへの貫通電流の発生が防止され
る。
【００２４】
【実施例】以下、図面を参照しながら本発明を実施例に
より説明する。図１は本発明の一実施例に係わる出力回
路の回路図で、プリバッファ回路30は出力の立上がり、
立ち下がり時間をコントロールするためのクロック信号
によって制御されるＭＯＳトランジスタをＰチャネル
側、Ｎチャネル側にそれぞれ備えている。
より説明する。図１は本発明の一実施例に係わる出力回
路の回路図で、プリバッファ回路30は出力の立上がり、
立ち下がり時間をコントロールするためのクロック信号
によって制御されるＭＯＳトランジスタをＰチャネル
側、Ｎチャネル側にそれぞれ備えている。
【００２５】プリバッファ回路30は２つのＰチャネルＭ
ＯＳトランジスタ31、32と２つのＮチャネルＭＯＳトラ
ンジスタ33、34から構成されており、ＰチャネルＭＯＳ
トランジスタ31のソースは電源電圧ＶＤＤに接続され、
ドレインはＰチャネルＭＯＳトランジスタ32のソースに
接続される。また、トランジスタ32のドレインはノード
b3に接続される。
ＯＳトランジスタ31、32と２つのＮチャネルＭＯＳトラ
ンジスタ33、34から構成されており、ＰチャネルＭＯＳ
トランジスタ31のソースは電源電圧ＶＤＤに接続され、
ドレインはＰチャネルＭＯＳトランジスタ32のソースに
接続される。また、トランジスタ32のドレインはノード
b3に接続される。
【００２６】ＮチャネルＭＯＳトランジスタ33のドレイ
ンはノードb3に接続され、ソースはＮチャネルＭＯＳト
ランジスタ34のドレインに接続される。また、トランジ
スタ34のソースはアースされる。
ンはノードb3に接続され、ソースはＮチャネルＭＯＳト
ランジスタ34のドレインに接続される。また、トランジ
スタ34のソースはアースされる。
【００２７】上記トランジスタ31と34の各ゲートにはク
ロック信号Φが入力される。上記トランジスタ32と33の
ゲートは共にノードa2に接続され、ノードa2には論理ゲ
ート13の出力信号Saが入力される。
ロック信号Φが入力される。上記トランジスタ32と33の
ゲートは共にノードa2に接続され、ノードa2には論理ゲ
ート13の出力信号Saが入力される。
【００２８】バッファ回路14はＰチャネルＭＯＳトラン
ジスタ15とＮチャネルＭＯＳトランジスタ16から構成さ
れる。トランジスタ15のソースは電源ＶＤＤに接続さ
れ、ドレインはノードZ1に接続される。また、トランジ
スタ16のドレインはノードZ1に接続され、ソースはアー
スされる。ノードZ1から引き出された外部端子17に外部
負荷容量CLの一端が接続され、容量CLの他端はアースさ
れる。そして、トランジスタ15、16のゲートは共にノー
ドb1に接続され、ノードb1はノードb3と接続される。
ジスタ15とＮチャネルＭＯＳトランジスタ16から構成さ
れる。トランジスタ15のソースは電源ＶＤＤに接続さ
れ、ドレインはノードZ1に接続される。また、トランジ
スタ16のドレインはノードZ1に接続され、ソースはアー
スされる。ノードZ1から引き出された外部端子17に外部
負荷容量CLの一端が接続され、容量CLの他端はアースさ
れる。そして、トランジスタ15、16のゲートは共にノー
ドb1に接続され、ノードb1はノードb3と接続される。
【００２９】次に、上記実施例回路の動作を図２のタイ
ミングチャートを用いて説明する。まず、信号Saの電位
がＧＮＤレベルから立上がり、プリバッファ回路30のス
レッシュホールド電圧Vth5に達すると、ＰチャネルＭＯ
Ｓトランジスタ32がオフし、ＮチャネルＭＯＳトランジ
スタ33がオンする。
ミングチャートを用いて説明する。まず、信号Saの電位
がＧＮＤレベルから立上がり、プリバッファ回路30のス
レッシュホールド電圧Vth5に達すると、ＰチャネルＭＯ
Ｓトランジスタ32がオフし、ＮチャネルＭＯＳトランジ
スタ33がオンする。
【００３０】ＮチャネルＭＯＳトランジスタ34はゲート
に加えられているクロック信号ΦがＶＤＤレベルのとき
オン、ＧＮＤレベルのときはオフとなり、クロック信号
Φに合わせてオン、オフを繰り返している。
に加えられているクロック信号ΦがＶＤＤレベルのとき
オン、ＧＮＤレベルのときはオフとなり、クロック信号
Φに合わせてオン、オフを繰り返している。
【００３１】ＮチャネルＭＯＳトランジスタ34がオンの
時だけ、バッファ回路14のゲート容量Cbにチャージされ
ていた電荷がＮチャネルＭＯＳトランジスタ33、34を通
してディスチャージされるので、ノードb3に現れる信号
Sbの電位はＶＤＤレベルからステップ的に下がる。
時だけ、バッファ回路14のゲート容量Cbにチャージされ
ていた電荷がＮチャネルＭＯＳトランジスタ33、34を通
してディスチャージされるので、ノードb3に現れる信号
Sbの電位はＶＤＤレベルからステップ的に下がる。
【００３２】信号Sbの電位が立ち下がりバッファ回路14
のスレッシュホールド電圧Vth6に達すると、Ｐチャネル
ＭＯＳトランジスタ15がオン、ＮチャネルＭＯＳトラン
ジスタ16がオフする。したがって、外部負荷容量CLにＰ
チャネルＭＯＳトランジスタ15を通して電源電圧ＶＤＤ
が加えられ、容量CLがチャージされる。
のスレッシュホールド電圧Vth6に達すると、Ｐチャネル
ＭＯＳトランジスタ15がオン、ＮチャネルＭＯＳトラン
ジスタ16がオフする。したがって、外部負荷容量CLにＰ
チャネルＭＯＳトランジスタ15を通して電源電圧ＶＤＤ
が加えられ、容量CLがチャージされる。
【００３３】ノードZ1に現れる信号SZの電圧は電源電圧
ＶＤＤによるチャージ電流Ｉによって外部負荷容量CLが
チャージされるにしたがいＧＮＤレベルから立ち上がっ
ていく。この時、ＰチャネルＭＯＳトランジスタ15のゲ
ートに加わる信号Sbの電位はステップ的に下がるのでＰ
チャネルＭＯＳトランジスタ15はのオン抵抗は順次下が
る。したがって、ＰチャネルＭＯＳトランジスタ15を流
れるチャージ電流Ｉは急激に流れることなく、ラッシュ
カレントが生じない。
ＶＤＤによるチャージ電流Ｉによって外部負荷容量CLが
チャージされるにしたがいＧＮＤレベルから立ち上がっ
ていく。この時、ＰチャネルＭＯＳトランジスタ15のゲ
ートに加わる信号Sbの電位はステップ的に下がるのでＰ
チャネルＭＯＳトランジスタ15はのオン抵抗は順次下が
る。したがって、ＰチャネルＭＯＳトランジスタ15を流
れるチャージ電流Ｉは急激に流れることなく、ラッシュ
カレントが生じない。
【００３４】また、電源電圧ＶＤＤが高くなっても、バ
ッファ回路14の入力に加えられる信号Sbの立ち下がり時
間はトランジスタ33がオン状態でもクロック信号ΦがＧ
ＮＤレベルの間は信号Sbの電位は変化しないため、極端
に短くなることはない。したがって、バッファ回路14か
ら出力されるチャージ電流Ｉが急激に流れることはな
く、電源電圧ＶＤＤが大きく変動することがないので、
電源を共用する他の素子の誤動作の誘発を防止できる。
ッファ回路14の入力に加えられる信号Sbの立ち下がり時
間はトランジスタ33がオン状態でもクロック信号ΦがＧ
ＮＤレベルの間は信号Sbの電位は変化しないため、極端
に短くなることはない。したがって、バッファ回路14か
ら出力されるチャージ電流Ｉが急激に流れることはな
く、電源電圧ＶＤＤが大きく変動することがないので、
電源を共用する他の素子の誤動作の誘発を防止できる。
【００３５】次に、信号Saの電位がＶＤＤレベルから立
ち下がりプリバッファ回路30のスレッシュホールド電圧
Vth5に達すると、トランジスタ32がオン、トランジスタ
33がオフになる。トランジスタ31はゲートに加えられて
いるクロック信号ΦがＶＤＤレベルのときオフ、ＧＮＤ
レベルのときはオンとなり、クロック信号Φによりオ
ン、オフを繰り返している。
ち下がりプリバッファ回路30のスレッシュホールド電圧
Vth5に達すると、トランジスタ32がオン、トランジスタ
33がオフになる。トランジスタ31はゲートに加えられて
いるクロック信号ΦがＶＤＤレベルのときオフ、ＧＮＤ
レベルのときはオンとなり、クロック信号Φによりオ
ン、オフを繰り返している。
【００３６】トランジスタ31がオンの時だけ、バッファ
回路14のゲート容量Cbにトランジスタ31、32を通して電
源電圧ＶＤＤによるチャージが行われるので、ノードb3
に現れる信号Sbの電位はＧＮＤレベルからステップ的に
上がる。
回路14のゲート容量Cbにトランジスタ31、32を通して電
源電圧ＶＤＤによるチャージが行われるので、ノードb3
に現れる信号Sbの電位はＧＮＤレベルからステップ的に
上がる。
【００３７】信号Sbの電位がＧＮＤレベルから立上が
り、バッファ回路14のスレッシュホールド電圧Vth6に達
すると、ＮチャネルＭＯＳトランジスタ16がオン、Ｐチ
ャネルＭＯＳトランジスタ15がオフする。したがって、
外部負荷容量CLに予めチャージされていた電荷はトラン
ジスタ16を通じてディスチャージされ、ノードZ1に現れ
る信号SZの電位はＶＤＤレベルから立ち下がっていく。
り、バッファ回路14のスレッシュホールド電圧Vth6に達
すると、ＮチャネルＭＯＳトランジスタ16がオン、Ｐチ
ャネルＭＯＳトランジスタ15がオフする。したがって、
外部負荷容量CLに予めチャージされていた電荷はトラン
ジスタ16を通じてディスチャージされ、ノードZ1に現れ
る信号SZの電位はＶＤＤレベルから立ち下がっていく。
【００３８】この時、トランジスタ16のゲートに加わる
信号Sbの電位はステップ的に上がるのでトランジスタ16
のオン抵抗は順次下がる。したがって、トランジスタ16
を流れるディスチャージ電流Ｉは急激に流れることな
く、ラッシュカレントが生じない。
信号Sbの電位はステップ的に上がるのでトランジスタ16
のオン抵抗は順次下がる。したがって、トランジスタ16
を流れるディスチャージ電流Ｉは急激に流れることな
く、ラッシュカレントが生じない。
【００３９】また、電源電圧ＶＤＤが高くなっても、バ
ッファ回路14の入力に加えられる信号Sbの立上がり時間
はトランジスタ32がオン状態でもクロック信号ΦがＶＤ
Ｄレベルの間は信号Sbの電位が変化しないため、極端に
短くなることはない。したがって、バッファ回路14がシ
ンクするディスチャージ電流Ｉが急激に流れることはな
く、電源電圧ＶＤＤが大きく変動することがないので、
電源を共用する他の素子の誤動作の誘発を防止できる。
ッファ回路14の入力に加えられる信号Sbの立上がり時間
はトランジスタ32がオン状態でもクロック信号ΦがＶＤ
Ｄレベルの間は信号Sbの電位が変化しないため、極端に
短くなることはない。したがって、バッファ回路14がシ
ンクするディスチャージ電流Ｉが急激に流れることはな
く、電源電圧ＶＤＤが大きく変動することがないので、
電源を共用する他の素子の誤動作の誘発を防止できる。
【００４０】次に、第２の実施例を図３を参照して説明
する。この第２の実施例ではＰチャネル側プリバッファ
回路40とＮチャネル側プリバッファ回路50の２つのプリ
バッファ回路が設けられている。
する。この第２の実施例ではＰチャネル側プリバッファ
回路40とＮチャネル側プリバッファ回路50の２つのプリ
バッファ回路が設けられている。
【００４１】Ｐチャネル側プリバッファ回路40は１個の
ＰチャネルＭＯＳトランジスタ41と２個のＮチャネルＭ
ＯＳトランジスタ42、43から構成されている。トランジ
スタ41のドレインはノードp1に接続され、ソースは電源
ＶＤＤに接続される。トランジスタ42のドレインはノー
ドp1に接続され、ソースはトランジスタ43のドレインに
接続される。また、トランジスタ43のソースはアースさ
れる。
ＰチャネルＭＯＳトランジスタ41と２個のＮチャネルＭ
ＯＳトランジスタ42、43から構成されている。トランジ
スタ41のドレインはノードp1に接続され、ソースは電源
ＶＤＤに接続される。トランジスタ42のドレインはノー
ドp1に接続され、ソースはトランジスタ43のドレインに
接続される。また、トランジスタ43のソースはアースさ
れる。
【００４２】そして、上記のトランジスタ41、42のゲー
トは共にノードa3に接続され、ノードa3には論理ゲート
13の出力信号Saが入力される。また、トランジスタ43の
ゲートにはクロック信号Φが入力される。
トは共にノードa3に接続され、ノードa3には論理ゲート
13の出力信号Saが入力される。また、トランジスタ43の
ゲートにはクロック信号Φが入力される。
【００４３】Ｎチャネル側プリバッファ回路50は２個の
ＰチャネルＭＯＳトランジスタ51、52と１個のＮチャネ
ルＭＯＳトランジスタ53から構成されている。トランジ
スタ51のドレインはトランジスタ52のソースに接続さ
れ、ソースは電源ＶＤＤに接続される。トランジスタ52
のドレインはノードn1に接続され、ノードn1にはトラン
ジスタ53のドレインが接続される。また、トランジスタ
53のソースはアースされる。
ＰチャネルＭＯＳトランジスタ51、52と１個のＮチャネ
ルＭＯＳトランジスタ53から構成されている。トランジ
スタ51のドレインはトランジスタ52のソースに接続さ
れ、ソースは電源ＶＤＤに接続される。トランジスタ52
のドレインはノードn1に接続され、ノードn1にはトラン
ジスタ53のドレインが接続される。また、トランジスタ
53のソースはアースされる。
【００４４】そして、トランジスタ52、53のゲートは共
にノードa4に接続され、ノードa4には論理ゲート13の出
力信号Saが入力される。また、トランジスタ51のゲート
にクロック信号Φが入力される。
にノードa4に接続され、ノードa4には論理ゲート13の出
力信号Saが入力される。また、トランジスタ51のゲート
にクロック信号Φが入力される。
【００４５】バッファ回路60はＰチャネルＭＯＳトラン
ジスタ61とＮチャネルＭＯＳトランジスタ62から構成さ
れる。トランジスタ61のソースは電源ＶＤＤに接続さ
れ、ドレインはノードZ2に接続される。トランジスタ62
のドレインはノードZ2に接続され、ソースはアースされ
る。また、ノードZ2は外部端子17と接続され、端子17に
は外部負荷容量CLの一端が接続され、容量CLの他端はア
ースされる。
ジスタ61とＮチャネルＭＯＳトランジスタ62から構成さ
れる。トランジスタ61のソースは電源ＶＤＤに接続さ
れ、ドレインはノードZ2に接続される。トランジスタ62
のドレインはノードZ2に接続され、ソースはアースされ
る。また、ノードZ2は外部端子17と接続され、端子17に
は外部負荷容量CLの一端が接続され、容量CLの他端はア
ースされる。
【００４６】ＰチャネルＭＯＳトランジスタ61のゲート
はＰチャネル側のプリバッファ回路40のノードp1と接続
される。ＮチャネルＭＯＳトランジスタ62のゲートはＮ
チャネル側のプリバッファ回路50のノードn1と接続され
る。
はＰチャネル側のプリバッファ回路40のノードp1と接続
される。ＮチャネルＭＯＳトランジスタ62のゲートはＮ
チャネル側のプリバッファ回路50のノードn1と接続され
る。
【００４７】次に、上記第２の実施例の回路の動作を図
４に示したタイミングチャートを用いて説明する。ま
ず、信号Saが電源電圧ＶＤＤレベルから立ち下がりプリ
バッファ回路40のスレッシュホールド電圧Vth7に達する
とトランジスタ41がオンし、トランジスタ42がオフにな
る。
４に示したタイミングチャートを用いて説明する。ま
ず、信号Saが電源電圧ＶＤＤレベルから立ち下がりプリ
バッファ回路40のスレッシュホールド電圧Vth7に達する
とトランジスタ41がオンし、トランジスタ42がオフにな
る。
【００４８】このトランジスタ41を通して、電源ＶＤＤ
によりバッファ回路60のトランジスタ61のゲートがチャ
ージされるにしたがって、ノードp1に現れる信号SpはＧ
ＮＤレベルから立ち上がる。信号Spの電位がトランジス
タ61のスレッシュホールド電圧Vth8を超えると、オンし
ていたトランジスタ61はオフになる。
によりバッファ回路60のトランジスタ61のゲートがチャ
ージされるにしたがって、ノードp1に現れる信号SpはＧ
ＮＤレベルから立ち上がる。信号Spの電位がトランジス
タ61のスレッシュホールド電圧Vth8を超えると、オンし
ていたトランジスタ61はオフになる。
【００４９】一方、信号Saが電源電位ＶＤＤから立ち下
がり、プリバッファ回路50のスレッシュホールド電圧Vt
h7に達すると、トランジスタ52はオンし、トランジスタ
53はオフする。また、トランジスタ51はゲートに加えら
れているクロック信号ΦがＧＮＤレベルのときオンにな
る。
がり、プリバッファ回路50のスレッシュホールド電圧Vt
h7に達すると、トランジスタ52はオンし、トランジスタ
53はオフする。また、トランジスタ51はゲートに加えら
れているクロック信号ΦがＧＮＤレベルのときオンにな
る。
【００５０】クロック信号ΦがＧＮＤレベルでトランジ
スタ51と52が共にオンのとき電源ＶＤＤによって、バッ
ファ回路60のトランジスタ62のゲートがチャージされ、
ノードn1に現れる信号Snの電位が上がる。この電位の上
がり方はクロック信号Φによりトランジスタ51がオン、
オフを繰り返すため、ステップ状になる。
スタ51と52が共にオンのとき電源ＶＤＤによって、バッ
ファ回路60のトランジスタ62のゲートがチャージされ、
ノードn1に現れる信号Snの電位が上がる。この電位の上
がり方はクロック信号Φによりトランジスタ51がオン、
オフを繰り返すため、ステップ状になる。
【００５１】信号Snの電位が立上がり、トランジスタ62
のスレッシュホールドvth9を超えるとトランジスタ62が
オンする。このトランジスタ62のチャネルを通して外部
負荷容量CLに予めチャージされていた電荷がディスチャ
ージされるため、ノードZ2に現れる信号SZの電位は下が
る。
のスレッシュホールドvth9を超えるとトランジスタ62が
オンする。このトランジスタ62のチャネルを通して外部
負荷容量CLに予めチャージされていた電荷がディスチャ
ージされるため、ノードZ2に現れる信号SZの電位は下が
る。
【００５２】信号Snはステップ状に電位を上げるため、
信号Snによって制御されるトランジスタ62のオン抵抗は
順次低くなる。このため、トランジスタ62を通るディス
チャージ電流Ｉは急激に流れないので、ラッシュカレン
トが発生することはない。
信号Snによって制御されるトランジスタ62のオン抵抗は
順次低くなる。このため、トランジスタ62を通るディス
チャージ電流Ｉは急激に流れないので、ラッシュカレン
トが発生することはない。
【００５３】また、信号Snの電位はステップ状に立ち上
がるため信号Spに比べスレッシュホールド電圧に達する
時刻が遅い。従って、信号Spが先にスレッシュホールド
電圧Vth8を超えＰチャネルＭＯＳトランジスタ61がオフ
になった時は、信号Snはスレッシュホールド電圧Vth9に
達しないためトランジスタ62はまだオフのままである。
がるため信号Spに比べスレッシュホールド電圧に達する
時刻が遅い。従って、信号Spが先にスレッシュホールド
電圧Vth8を超えＰチャネルＭＯＳトランジスタ61がオフ
になった時は、信号Snはスレッシュホールド電圧Vth9に
達しないためトランジスタ62はまだオフのままである。
【００５４】したがって、バッファ回路60は入力信号S
p、Snが立上がりを開始してから終了するまでの間に、
トランジスタ61とトランジスタ62が同時にオン状態にな
ることはない。このため、バッファ回路60の電源ＶＤＤ
からアースへの貫通電流は流れない。
p、Snが立上がりを開始してから終了するまでの間に、
トランジスタ61とトランジスタ62が同時にオン状態にな
ることはない。このため、バッファ回路60の電源ＶＤＤ
からアースへの貫通電流は流れない。
【００５５】次に、信号Saの電位がＧＮＤレベルから立
ち上がり、プリバッファ回路40のスレッシュホールド電
圧Vth7に達するとＰチャネル側プリバッファ回路40では
トランジスタ41がオフ、トランジスタ42がオンになる。
また、トランジスタ43はゲートに加えらるクロック信号
ΦがＶＤＤレベルのときオンになる。
ち上がり、プリバッファ回路40のスレッシュホールド電
圧Vth7に達するとＰチャネル側プリバッファ回路40では
トランジスタ41がオフ、トランジスタ42がオンになる。
また、トランジスタ43はゲートに加えらるクロック信号
ΦがＶＤＤレベルのときオンになる。
【００５６】クロック信号ΦがＶＤＤレベルでトランジ
スタ42と43が共にオン状態のときトランジスタ61のゲー
トに予めチャージされていた電荷がトランジスタ42、43
を通してディスチャージされる。このため、ノードp1に
現れる信号Spの電位はクロック信号Φに合わせてステッ
プ状に立ち下がり、トランジスタ61のスレッシュホール
ド電圧Vth8に達するとトランジスタ61はオン状態にな
る。
スタ42と43が共にオン状態のときトランジスタ61のゲー
トに予めチャージされていた電荷がトランジスタ42、43
を通してディスチャージされる。このため、ノードp1に
現れる信号Spの電位はクロック信号Φに合わせてステッ
プ状に立ち下がり、トランジスタ61のスレッシュホール
ド電圧Vth8に達するとトランジスタ61はオン状態にな
る。
【００５７】一方、信号Saの電位がＧＮＤレベルから立
ち上がりプリバッファ回路50のスレッシュホールド電圧
Vth7に達すると、Ｎチャネル側プリバッファ回路50では
トランジスタ52はオフ、トランジスタ53はオンになる。
このため、トランジスタ62のゲートに予めチャージされ
ていた電荷がトランジスタ53を通してディスチャージさ
れる。したがって、ノードn1に現れる信号Snの電位はＶ
ＤＤレベルから立ち下がり、信号Snがトランジスタ62の
スレッシュホールド電圧Vth9に達するとトランジスタ62
はオフになる。
ち上がりプリバッファ回路50のスレッシュホールド電圧
Vth7に達すると、Ｎチャネル側プリバッファ回路50では
トランジスタ52はオフ、トランジスタ53はオンになる。
このため、トランジスタ62のゲートに予めチャージされ
ていた電荷がトランジスタ53を通してディスチャージさ
れる。したがって、ノードn1に現れる信号Snの電位はＶ
ＤＤレベルから立ち下がり、信号Snがトランジスタ62の
スレッシュホールド電圧Vth9に達するとトランジスタ62
はオフになる。
【００５８】トランジスタ62がオフ状態で、トランジス
タ61がオン状態になると電源ＶＤＤによるチャージ電流
Ｉによって外部負荷容量CLがチャージされ、ノードZ2に
現れる信号SZの電位はＧＮＤレベルから立ち上がる。
タ61がオン状態になると電源ＶＤＤによるチャージ電流
Ｉによって外部負荷容量CLがチャージされ、ノードZ2に
現れる信号SZの電位はＧＮＤレベルから立ち上がる。
【００５９】信号Spはクロック信号Φによりステップ状
に電位を下げるため、信号Spによって制御されるトラン
ジスタ61のオン抵抗は順次低くなる。このため、トラン
ジスタ61を通るチャージ電流Ｉは急激に流れることはな
く、ラッシュカレントが発生することはない。
に電位を下げるため、信号Spによって制御されるトラン
ジスタ61のオン抵抗は順次低くなる。このため、トラン
ジスタ61を通るチャージ電流Ｉは急激に流れることはな
く、ラッシュカレントが発生することはない。
【００６０】また、信号Spの電位はステップ状に立ち下
がるため信号Snに比べスレッシュホールド電圧に達する
時刻が遅い。このため、信号Snの電位が先にスレッシュ
ホールド電圧Vth9を超えトランジスタ62がオフになった
時は、信号Spの電位はスレッシュホールド電圧Vth8に達
しないためトランジスタ61はまだオフのままである。
がるため信号Snに比べスレッシュホールド電圧に達する
時刻が遅い。このため、信号Snの電位が先にスレッシュ
ホールド電圧Vth9を超えトランジスタ62がオフになった
時は、信号Spの電位はスレッシュホールド電圧Vth8に達
しないためトランジスタ61はまだオフのままである。
【００６１】したがって、バッファ回路60は入力が立ち
下がりを開始してから終了するまでに、トランジスタ61
とトランジスタ62が同時にオン状態になることはなく、
バッファ回路60の電源ＶＤＤからアースへの貫通電流は
流れない。
下がりを開始してから終了するまでに、トランジスタ61
とトランジスタ62が同時にオン状態になることはなく、
バッファ回路60の電源ＶＤＤからアースへの貫通電流は
流れない。
【００６２】
【発明の効果】以上説明したように本発明によれば、プ
リバッファ回路によるバッファ回路への入力信号の電位
をクロック信号を用いてステップ的に変化させるため、
バッファ回路のオン抵抗もステップ的に低くなり、電源
電圧が上昇してもバッファ回路の出力に現れるラッシュ
カレント増加を抑制し電源変動を抑える効果がある。
リバッファ回路によるバッファ回路への入力信号の電位
をクロック信号を用いてステップ的に変化させるため、
バッファ回路のオン抵抗もステップ的に低くなり、電源
電圧が上昇してもバッファ回路の出力に現れるラッシュ
カレント増加を抑制し電源変動を抑える効果がある。
【図１】本発明の一実施例に係わる出力回路の回路図。
【図２】図１の実施例回路の動作を示すタイミングチャ
ート。
ート。
【図３】本発明の第２の実施例に係わる出力回路の回路
図。
図。
【図４】図３の実施例回路の動作を示すタイミングチャ
ート。
ート。
【図５】従来の出力回路の回路図。
【図６】図５の従来回路の動作を示すタイミングチャー
ト。
ト。
【図７】従来の出力回路の回路図。
【図８】図７の従来回路の動作を示すタイミングチャー
ト。
ト。
10，20，30，40，50…プリバッファ回路、13…論理ゲー
ト、14，60…バッファ回路、17…外部端子。
ト、14，60…バッファ回路、17…外部端子。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０３Ｋ 19/096 Ｂ 6959−5Ｊ
Claims (2)
- 【請求項１】 ソース・ドレイン間が第１の電位供給端
と第１のノードとの間に直列に挿入され、ゲートにクロ
ック信号及び入力信号のそれぞれが供給される第１チャ
ネル型の第１、第２のＭＯＳトランジスタ及びソース・
ドレイン間が第２の電位供給端と上記第１のノードとの
間に直列に挿入され、ゲートに上記クロック信号及び上
記入力信号のそれぞれが供給される第２チャネル型の第
３、第４のＭＯＳトランジスタとからなるプリバッファ
回路と、 ソース・ドレイン間が上記の第１の電位供給端と第２の
ノードとの間に挿入され、ゲートに上記第１のノードの
信号が供給される第１チャネル型の第５のＭＯＳトラン
ジスタ及びソース・ドレイン間が上記第２の電位供給端
と上記第２のノードとの間に挿入され、ゲートに上記第
１のノードの信号が供給される第２チャネル型の第６の
ＭＯＳトランジスタとからなるバッファ回路とを具備し
たことを特徴とする出力回路。 - 【請求項２】 ソース・ドレイン間が第１の電位供給端
と第１のノードとの間に挿入され、ゲートに入力信号が
供給される第１チャネル型の第１のＭＯＳトランジスタ
及びソース・ドレイン間が上記第１のノードと第２の電
位供給端との間に直列に挿入され、ゲートにクロック信
号及び上記入力信号のそれぞれが供給される第２チャネ
ル型の第２、第３のＭＯＳトランジスタとからなる第１
のプリバッファ回路と、 ソース・ドレイン間が上記第１の電位供給端と第２のノ
ードとの間に直列に挿入され、ゲートに上記クロック信
号及び上記入力信号のそれぞれが供給される第１チャネ
ル型の第４及び第５のＭＯＳトランジスタ及びソース・
ドレイン間が上記第２のノードと上記第２の電位供給端
との間に挿入され、ゲートに上記入力信号が供給される
第２チャネル型の第６のＭＯＳトランジスタとからなる
第２のプリバッファ回路と、 ソース・ドレイン間が上記の第１の電位供給端と第３の
ノードとの間に挿入され、ゲートに上記第１のノードの
信号が供給される第１チャネル型の第７のＭＯＳトラン
ジスタ及びソース・ドレイン間が上記第２の電位供給端
と上記第３のノードとの間に挿入され、ゲートに上記第
２のノードの信号が供給される第２チャネル型の第８の
ＭＯＳトランジスタとからなるバッファ回路とを具備し
たことを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193092A JPH0537338A (ja) | 1991-08-01 | 1991-08-01 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193092A JPH0537338A (ja) | 1991-08-01 | 1991-08-01 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537338A true JPH0537338A (ja) | 1993-02-12 |
Family
ID=16302100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3193092A Withdrawn JPH0537338A (ja) | 1991-08-01 | 1991-08-01 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537338A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100959900B1 (ko) * | 2003-04-01 | 2010-05-26 | 페어차일드코리아반도체 주식회사 | 출력단 회로 |
| CN114882929A (zh) * | 2021-02-05 | 2022-08-09 | 旺宏电子股份有限公司 | 存储装置的操作方法 |
| CN115694177A (zh) * | 2022-11-18 | 2023-02-03 | 中国科学院上海技术物理研究所 | 一种高能效的电荷泵电路及其控制方法 |
-
1991
- 1991-08-01 JP JP3193092A patent/JPH0537338A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100959900B1 (ko) * | 2003-04-01 | 2010-05-26 | 페어차일드코리아반도체 주식회사 | 출력단 회로 |
| CN114882929A (zh) * | 2021-02-05 | 2022-08-09 | 旺宏电子股份有限公司 | 存储装置的操作方法 |
| CN114882929B (zh) * | 2021-02-05 | 2024-07-09 | 旺宏电子股份有限公司 | 存储装置的操作方法 |
| CN115694177A (zh) * | 2022-11-18 | 2023-02-03 | 中国科学院上海技术物理研究所 | 一种高能效的电荷泵电路及其控制方法 |
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| A300 | Withdrawal of application because of no request for examination |
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