JPH0537355A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0537355A JPH0537355A JP3215887A JP21588791A JPH0537355A JP H0537355 A JPH0537355 A JP H0537355A JP 3215887 A JP3215887 A JP 3215887A JP 21588791 A JP21588791 A JP 21588791A JP H0537355 A JPH0537355 A JP H0537355A
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- supply voltage
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Abstract
(57)【要約】
【目的】 高い電源電圧でのデータ出力時のリンギング
によるＬｏｗデータレベルの浮き上がりを低減し、また
低い電源電圧で、Ｈｉｇｈデータのレベルを規格に対し
て十分発生させる。 【構成】 出力バッファ１０４のロード側トランジスタ
Ｔｒ2 に接続された昇圧回路３の前段に、電源電圧検出
回路１４を設け、電源電圧源ＶCCの電位を検出し、その
検出結果に応じて昇圧回路３の動作を制御するようにす
る。
によるＬｏｗデータレベルの浮き上がりを低減し、また
低い電源電圧で、Ｈｉｇｈデータのレベルを規格に対し
て十分発生させる。 【構成】 出力バッファ１０４のロード側トランジスタ
Ｔｒ2 に接続された昇圧回路３の前段に、電源電圧検出
回路１４を設け、電源電圧源ＶCCの電位を検出し、その
検出結果に応じて昇圧回路３の動作を制御するようにす
る。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、特
にＮチャネルトランジスタをロード側及びドライバ側ト
ランジスタとして有するバッファ回路を出力にもつ半導
体装置に関するものである。
にＮチャネルトランジスタをロード側及びドライバ側ト
ランジスタとして有するバッファ回路を出力にもつ半導
体装置に関するものである。
【０００２】
【従来の技術】図４は従来の入出力バッファを備えた半
導体装置の構成図であり、図において、１０３はデータ
入出力を行うためのＩ／Ｏ線であり、その後段には出力
バッファ１００と入力バッファ１０１が並列に接続さ
れ、さらに入力バッファ１０１の後段には内部回路１０
２が接続されている。
導体装置の構成図であり、図において、１０３はデータ
入出力を行うためのＩ／Ｏ線であり、その後段には出力
バッファ１００と入力バッファ１０１が並列に接続さ
れ、さらに入力バッファ１０１の後段には内部回路１０
２が接続されている。
【０００３】上記出力バッファ１００を構成するロード
側Ｔｒ2 ，ドライバ側Ｔｒ3 はそれぞれｎ型ＭＯＳトラ
ンジスタで、電源ＶCCと接地ＶSSとの間に直列に接続さ
れている。またｎ型ＭＯＳトランジスタＴｒ1 のソース
・ドレインは、それぞれ“Ｈ”データを出力するための
信号ψH およびトランジスタＴｒ2 のゲートが接続さ
れ、そのゲートには信号ψH を受ける遅延回路２および
インバータ１の出力ノードＮ2 が接続され、また上記ト
ランジスタＴｒ2 のゲートと接続するノードＮ1 には上
記信号ψH を受ける昇圧回路３の出力が接続されてい
る。一方、トランジスタＴｒ3 のゲートには“Ｌ”デー
タを出力するための信号ψL が接続されている。なおＲ
は配線抵抗、Ｌはワイヤリングあるいは配線などのイン
ダクタンス、Ｃは浮遊容量あるいは配線容量を表わす。
側Ｔｒ2 ，ドライバ側Ｔｒ3 はそれぞれｎ型ＭＯＳトラ
ンジスタで、電源ＶCCと接地ＶSSとの間に直列に接続さ
れている。またｎ型ＭＯＳトランジスタＴｒ1 のソース
・ドレインは、それぞれ“Ｈ”データを出力するための
信号ψH およびトランジスタＴｒ2 のゲートが接続さ
れ、そのゲートには信号ψH を受ける遅延回路２および
インバータ１の出力ノードＮ2 が接続され、また上記ト
ランジスタＴｒ2 のゲートと接続するノードＮ1 には上
記信号ψH を受ける昇圧回路３の出力が接続されてい
る。一方、トランジスタＴｒ3 のゲートには“Ｌ”デー
タを出力するための信号ψL が接続されている。なおＲ
は配線抵抗、Ｌはワイヤリングあるいは配線などのイン
ダクタンス、Ｃは浮遊容量あるいは配線容量を表わす。
【０００４】次に図５を用いて動作について説明する。
ここでは、半導体記憶装置（例えばダイナミックランダ
ムアクセスメモリ：ＤＲＡＭ）を例として用い、ext ／
ＲＡＳ，ext ／ＣＡＳは外部の制御信号を示し、Ａｄｄ
ｒは外部アドレスを表わす。通常、ＤＲＡＭでは制御信
号ext ／ＲＡＳ，ext ／ＣＡＳがＬｏｗのとき、アクテ
ィブ状態となり、アドレスが切り換わるたびにそれぞれ
のアドレスに対応するデータが出力される。ここでは、
アドレス（Ｘ，Ｙ1 ）からは“Ｈ”データが、アドレス
（Ｘ，Ｙ2 ）からは“Ｌ”データが、アドレス（Ｘ，Ｙ
3 ）からは“Ｈ”データが出力される場合を示す。
ここでは、半導体記憶装置（例えばダイナミックランダ
ムアクセスメモリ：ＤＲＡＭ）を例として用い、ext ／
ＲＡＳ，ext ／ＣＡＳは外部の制御信号を示し、Ａｄｄ
ｒは外部アドレスを表わす。通常、ＤＲＡＭでは制御信
号ext ／ＲＡＳ，ext ／ＣＡＳがＬｏｗのとき、アクテ
ィブ状態となり、アドレスが切り換わるたびにそれぞれ
のアドレスに対応するデータが出力される。ここでは、
アドレス（Ｘ，Ｙ1 ）からは“Ｈ”データが、アドレス
（Ｘ，Ｙ2 ）からは“Ｌ”データが、アドレス（Ｘ，Ｙ
3 ）からは“Ｈ”データが出力される場合を示す。
【０００５】まず、“Ｈ”データが出力される場合、信
号ψH がＨｉｇｈレベルになると、今までＬｏｗレベル
であったノードＮ1 が“Ｈ”になる。その後、ディレイ
回路２及びインバータ１を通じてノードＮ2 が“Ｌ”と
なりトランジスタＴｒ1 のゲートがオフし、昇圧回路３
が動作して信号ψH が昇圧され、ノードＮ1 はより高い
レベル（ＶCC＋α）の電位となる。この昇圧動作は通
常、ＤＲＡＭでは入出力ピンにかかる電圧は（ＶCC＋
１．５）Ｖまでの電位を保証しているので、ｐ型ＭＯＳ
トランジスタは使用できず、ｎ型ＭＯＳトランジスタＴ
ｒ2 をロードトランジスタとして用いる。しかしなが
ら、ロードトランジスタのしきい値電圧Ｖth分だけ出力
レベルが低下するため、前述したようにゲートレベルを
（ＶCC＋α）つまり（ＶCC＋Ｖth以上）のレベルに昇圧
することにより低いＶCCでも出力の“Ｈ”レベルを保証
できるようにしている。
号ψH がＨｉｇｈレベルになると、今までＬｏｗレベル
であったノードＮ1 が“Ｈ”になる。その後、ディレイ
回路２及びインバータ１を通じてノードＮ2 が“Ｌ”と
なりトランジスタＴｒ1 のゲートがオフし、昇圧回路３
が動作して信号ψH が昇圧され、ノードＮ1 はより高い
レベル（ＶCC＋α）の電位となる。この昇圧動作は通
常、ＤＲＡＭでは入出力ピンにかかる電圧は（ＶCC＋
１．５）Ｖまでの電位を保証しているので、ｐ型ＭＯＳ
トランジスタは使用できず、ｎ型ＭＯＳトランジスタＴ
ｒ2 をロードトランジスタとして用いる。しかしなが
ら、ロードトランジスタのしきい値電圧Ｖth分だけ出力
レベルが低下するため、前述したようにゲートレベルを
（ＶCC＋α）つまり（ＶCC＋Ｖth以上）のレベルに昇圧
することにより低いＶCCでも出力の“Ｈ”レベルを保証
できるようにしている。
【０００６】そして上記動作に続いてトランジスタＴｒ
2 が上記ノードＮ1 の電位に応じてオンし、電源からＶ
CCレベルの電位が与えられＩ／Ｏ線１０３に“Ｈ”デー
タが出力されることとなる。
2 が上記ノードＮ1 の電位に応じてオンし、電源からＶ
CCレベルの電位が与えられＩ／Ｏ線１０３に“Ｈ”デー
タが出力されることとなる。
【０００７】次に“Ｌ”データを出力する場合には、信
号ψH がＬｏｗレベルに、また信号ψL がＨｉｇｈとな
り、ノードＮ1 の電位が低下してトランジスタＴｒ2 が
オフする。一方トランジスタＴｒ3 がオンすることで、
接地に引かれてＶSSレベルの電位となり、Ｉ／Ｏ線１０
３に“Ｌ”データが出力されることとなる。なお出力動
作時には内部回路１０２に出力バッファ１００の出力が
伝わらないように入力バッファ１０１等のタイミングが
制御されている。
号ψH がＬｏｗレベルに、また信号ψL がＨｉｇｈとな
り、ノードＮ1 の電位が低下してトランジスタＴｒ2 が
オフする。一方トランジスタＴｒ3 がオンすることで、
接地に引かれてＶSSレベルの電位となり、Ｉ／Ｏ線１０
３に“Ｌ”データが出力されることとなる。なお出力動
作時には内部回路１０２に出力バッファ１００の出力が
伝わらないように入力バッファ１０１等のタイミングが
制御されている。
【０００８】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、電源ＶCCレベルに係わ
らず、出力ロードトランジスタのゲートレベルは必ず
（ＶCC＋Ｖth以上、つまりＶCC＋α）に昇圧される。し
かしながら実際には、Ｉ／Ｏ線１０３と出力バッファ１
００との間には抵抗Ｒ，インダクタンスＬ，容量Ｃ等の
成分があるため、Ｉ／Ｏ線１０３の出力にＬｏｗデータ
が出力されるとき、これらの成分によりリンギングが生
じ、図５に示すようにＬデータがＶOLレベルだけ浮きあ
がる。
上のように構成されているので、電源ＶCCレベルに係わ
らず、出力ロードトランジスタのゲートレベルは必ず
（ＶCC＋Ｖth以上、つまりＶCC＋α）に昇圧される。し
かしながら実際には、Ｉ／Ｏ線１０３と出力バッファ１
００との間には抵抗Ｒ，インダクタンスＬ，容量Ｃ等の
成分があるため、Ｉ／Ｏ線１０３の出力にＬｏｗデータ
が出力されるとき、これらの成分によりリンギングが生
じ、図５に示すようにＬデータがＶOLレベルだけ浮きあ
がる。
【０００９】そしてＤＲＡＭではＬｏｗデータの規格が
通常０．４Ｖと非常に厳しいため、出力の“Ｈ”レベル
もよりも高いＶCCが用いられる場合、さらに浮きあがり
（ＶOL）の程度が大きくなり、Ｌｏｗデータの規格に対
してマージンがなくなることとなる。これを避けるため
には昇圧を行わないようにすればよいように思われる
が、昇圧を行わないと、低いＶCCの時出力の“Ｈ”レベ
ルが規格に対してマージンがなくなるなどの問題点が生
じ、従って昇圧動作を行いつつ、出力レベルの規格に対
するマージンを十分に確保することは困難であるという
問題点があった。
通常０．４Ｖと非常に厳しいため、出力の“Ｈ”レベル
もよりも高いＶCCが用いられる場合、さらに浮きあがり
（ＶOL）の程度が大きくなり、Ｌｏｗデータの規格に対
してマージンがなくなることとなる。これを避けるため
には昇圧を行わないようにすればよいように思われる
が、昇圧を行わないと、低いＶCCの時出力の“Ｈ”レベ
ルが規格に対してマージンがなくなるなどの問題点が生
じ、従って昇圧動作を行いつつ、出力レベルの規格に対
するマージンを十分に確保することは困難であるという
問題点があった。
【００１０】この発明は上記のような問題点を解消する
ためになされたもので、高いＶCCが用いられた時の出力
Ｌｏｗデータのリンギングによる浮きあがりを抑えると
ともに、低いＶCCが用いられた時にも出力“Ｈ”データ
のレベルを規格に対して十分マージンを出すことができ
る半導体装置を提供することを目的とする。
ためになされたもので、高いＶCCが用いられた時の出力
Ｌｏｗデータのリンギングによる浮きあがりを抑えると
ともに、低いＶCCが用いられた時にも出力“Ｈ”データ
のレベルを規格に対して十分マージンを出すことができ
る半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】この発明に係る半導体装
置は、電源電圧の電位を検出し、その値が所定値よりも
大きい時には昇圧動作を停止する昇圧回路制御手段を備
えたものである。
置は、電源電圧の電位を検出し、その値が所定値よりも
大きい時には昇圧動作を停止する昇圧回路制御手段を備
えたものである。
【００１２】
【作用】この発明においては、電源電圧の電位を検出
し、その値に応じて昇圧回路の動作を制御する昇圧回路
制御手段を設け、高い電源電圧時は昇圧を行わず、低い
電源電圧時のときのみ昇圧するようにしたから、高い電
源電圧時の出力Ｌｏｗデータのリンギングによる浮きあ
がりを抑えることができるとともに、低い電源電圧時に
も出力“Ｈ”データのレベルを規格に対して十分マージ
ンを出すことができる。
し、その値に応じて昇圧回路の動作を制御する昇圧回路
制御手段を設け、高い電源電圧時は昇圧を行わず、低い
電源電圧時のときのみ昇圧するようにしたから、高い電
源電圧時の出力Ｌｏｗデータのリンギングによる浮きあ
がりを抑えることができるとともに、低い電源電圧時に
も出力“Ｈ”データのレベルを規格に対して十分マージ
ンを出すことができる。
【００１３】
【実施例】以下、この発明の一実施例による半導体装置
を図について説明する。図１において、図４と同一符号
は同一または相当部分を示し、１０４は出力バッファ回
路であり、昇圧回路３の前段には電源電圧検出回路（昇
圧回路制御手段）１４が挿入されている。この電源電圧
検出回路１４の一回路例を図２に示す。図２において、
信号ψH とノードＮ12、及びノードＮ12と接地電位ＶSS
との間には、ｎ型ＭＯＳトランジスタＴｒ21，ｐ型ＭＯ
ＳトランジスタＴｒ22、及びｎ型ＭＯＳトランジスタＴ
ｒ26，ｐ型ＭＯＳトランジスタＴｒ27からなるトランス
ミッション型ゲートがそれぞれ挿入されている。また、
電源電圧ＶCCと接地電位ＶSSとの間には、ｎ段に直列接
続され、同一の閾値を有するｐ型ＭＯＳトランジスタＴ
ｒ23，Ｔｒ24と、そのゲートにチップ選択・非選択を制
御する信号／ＣＳがインバータ２３を介して入力される
ｎ型ＭＯＳトランジスタＴｒ25及び高抵抗素子Ｒ2 が直
列に接続されている。
を図について説明する。図１において、図４と同一符号
は同一または相当部分を示し、１０４は出力バッファ回
路であり、昇圧回路３の前段には電源電圧検出回路（昇
圧回路制御手段）１４が挿入されている。この電源電圧
検出回路１４の一回路例を図２に示す。図２において、
信号ψH とノードＮ12、及びノードＮ12と接地電位ＶSS
との間には、ｎ型ＭＯＳトランジスタＴｒ21，ｐ型ＭＯ
ＳトランジスタＴｒ22、及びｎ型ＭＯＳトランジスタＴ
ｒ26，ｐ型ＭＯＳトランジスタＴｒ27からなるトランス
ミッション型ゲートがそれぞれ挿入されている。また、
電源電圧ＶCCと接地電位ＶSSとの間には、ｎ段に直列接
続され、同一の閾値を有するｐ型ＭＯＳトランジスタＴ
ｒ23，Ｔｒ24と、そのゲートにチップ選択・非選択を制
御する信号／ＣＳがインバータ２３を介して入力される
ｎ型ＭＯＳトランジスタＴｒ25及び高抵抗素子Ｒ2 が直
列に接続されている。
【００１４】また上記トランジスタＴｒ25と高抵抗素子
Ｒ2 との間のノードＮ13はインバータ２２に接続され、
該インバータ２２の出力は上記２つのトランスミッショ
ン型ゲートを構成するそれぞれの一方のトランジスタＴ
ｒ21及びＴｒ27のゲートに入力されるとともに、インバ
ータ２１を介して上記トランスミッション型ゲートを構
成するそれぞれの他方のトランジスタＴｒ22及びＴｒ26
に接続されている。また、インバータ２５はラッチの役
目をする。
Ｒ2 との間のノードＮ13はインバータ２２に接続され、
該インバータ２２の出力は上記２つのトランスミッショ
ン型ゲートを構成するそれぞれの一方のトランジスタＴ
ｒ21及びＴｒ27のゲートに入力されるとともに、インバ
ータ２１を介して上記トランスミッション型ゲートを構
成するそれぞれの他方のトランジスタＴｒ22及びＴｒ26
に接続されている。また、インバータ２５はラッチの役
目をする。
【００１５】次に図３を用いて動作について説明する。
信号／ＲＡＳ，／ＣＡＳがＬｏｗ状態、即ち出力可能の
状態ではチップ選択・非選択制御信号／ＣＳがＬｏｗに
なるように設定されている。図２に示すように、この信
号／ＣＳを電源電圧検出回路に入力するのは、出力を行
わない時、即ち／ＲＡＳ，／ＣＡＳが“Ｈ”のスタンバ
イ時に電源電位ＶCCから抵抗Ｒ2 を経由して流れる貫通
電流をなくすためである。そして信号／ＣＳがＬｏｗに
なると、電源電圧検出回路１４を構成するインバータ２
３を介して反転されてＨｉｇｈレベルとなりトランジス
タＴｒ25がオン状態になる。ここでノードＮ13の電位
は、電源電位ＶCCがｎ段に接続されたｐ型ＭＯＳトラン
ジスタＴｒ23，Ｔｒ24を介して流れ、また抵抗Ｒ2 は高
抵抗であるため、（ＶCC−ｎ｜Ｖth｜）Ｖとなる。ここ
でＶthとはトランジスタＴｒ23，Ｔｒ24のしきい値電圧
である。すなわちノードＮ13には、電源電位ＶCCからト
ランジスタＴｒ23，Ｔｒ24の閾値Ｖthのｎ段分の電位が
減算された電位が現れることとなる。
信号／ＲＡＳ，／ＣＡＳがＬｏｗ状態、即ち出力可能の
状態ではチップ選択・非選択制御信号／ＣＳがＬｏｗに
なるように設定されている。図２に示すように、この信
号／ＣＳを電源電圧検出回路に入力するのは、出力を行
わない時、即ち／ＲＡＳ，／ＣＡＳが“Ｈ”のスタンバ
イ時に電源電位ＶCCから抵抗Ｒ2 を経由して流れる貫通
電流をなくすためである。そして信号／ＣＳがＬｏｗに
なると、電源電圧検出回路１４を構成するインバータ２
３を介して反転されてＨｉｇｈレベルとなりトランジス
タＴｒ25がオン状態になる。ここでノードＮ13の電位
は、電源電位ＶCCがｎ段に接続されたｐ型ＭＯＳトラン
ジスタＴｒ23，Ｔｒ24を介して流れ、また抵抗Ｒ2 は高
抵抗であるため、（ＶCC−ｎ｜Ｖth｜）Ｖとなる。ここ
でＶthとはトランジスタＴｒ23，Ｔｒ24のしきい値電圧
である。すなわちノードＮ13には、電源電位ＶCCからト
ランジスタＴｒ23，Ｔｒ24の閾値Ｖthのｎ段分の電位が
減算された電位が現れることとなる。
【００１６】そしてこのトランジスタの段数ｎを任意に
設定することにより、ノードＮ13に現れるレベルを変え
ることができる。例えば、トランジスタの段数ｎ＝６，
各ｐ型ＭＯＳトランジスタのしきい値電圧｜Ｖth｜＝
０．５Ｖとすると、ノードＮ13のレベルは電源電圧ＶCC
が５Ｖのとき、５−６×０．５（Ｖ）＝２（Ｖ）とな
り、また、ＶCC＝４．５Ｖのときは１．５Ｖとなる。ま
たノードＮ13のレベルを受けるインバータ２２のしきい
値の設定により、ノードＮ13のレベルによりインバータ
２２の出力の“Ｈ”，“Ｌ”を選択することができる。
仮に、インバータ２２のしきい値を１．７Ｖに設定した
場合、電源電位ＶCC＝４．５ＶではノードＮ13の電位は
１．５Ｖとなりインバータ２２の出力は“Ｈ”となり、
トランジスタＴｒ21，Ｔｒ22からなるトランスミッショ
ンゲートがオンして信号ψH とノードＮ12が同一電位と
なり、後段に接続される昇圧回路３が活性化され、従っ
てノードＮ1 も昇圧され、Ｉ／Ｏ線１０３には図３の破
線で示す波形が現れる。
設定することにより、ノードＮ13に現れるレベルを変え
ることができる。例えば、トランジスタの段数ｎ＝６，
各ｐ型ＭＯＳトランジスタのしきい値電圧｜Ｖth｜＝
０．５Ｖとすると、ノードＮ13のレベルは電源電圧ＶCC
が５Ｖのとき、５−６×０．５（Ｖ）＝２（Ｖ）とな
り、また、ＶCC＝４．５Ｖのときは１．５Ｖとなる。ま
たノードＮ13のレベルを受けるインバータ２２のしきい
値の設定により、ノードＮ13のレベルによりインバータ
２２の出力の“Ｈ”，“Ｌ”を選択することができる。
仮に、インバータ２２のしきい値を１．７Ｖに設定した
場合、電源電位ＶCC＝４．５ＶではノードＮ13の電位は
１．５Ｖとなりインバータ２２の出力は“Ｈ”となり、
トランジスタＴｒ21，Ｔｒ22からなるトランスミッショ
ンゲートがオンして信号ψH とノードＮ12が同一電位と
なり、後段に接続される昇圧回路３が活性化され、従っ
てノードＮ1 も昇圧され、Ｉ／Ｏ線１０３には図３の破
線で示す波形が現れる。
【００１７】一方、電源電圧ＶCC＝５Ｖの場合、ノード
Ｎ13の電位は２Ｖとなり、インバータ２２のしきい値
１．７Ｖを超えてその出力はＬｏｗレベルになり、トラ
ンジスタＴｒ26，Ｔｒ27からなるトランスミッションゲ
ートがオンしてノードＮ12は接地電位ＶSSに接続され、
後段の昇圧回路３は動作しない。従って、昇圧動作は行
われずＩ／Ｏ線１０３には図３の破線で示す波形が現れ
る。
Ｎ13の電位は２Ｖとなり、インバータ２２のしきい値
１．７Ｖを超えてその出力はＬｏｗレベルになり、トラ
ンジスタＴｒ26，Ｔｒ27からなるトランスミッションゲ
ートがオンしてノードＮ12は接地電位ＶSSに接続され、
後段の昇圧回路３は動作しない。従って、昇圧動作は行
われずＩ／Ｏ線１０３には図３の破線で示す波形が現れ
る。
【００１８】このように本実施例によれば、昇圧回路３
の前段に電源電圧検出回路１４を設け、該回路１４のト
ランジスタ直列接続体のトランジスタ段数を調整するこ
とにより、電源電圧ＶCCのレベルの大小を判定し、電源
電圧ＶCCが所定の値よりも小さい時にはノードＮ12に信
号ψH を接続して昇圧回路３を駆動して昇圧動作を行
い、電源電圧ＶCCが所定の値よりも大きい時にはノード
Ｎ12を接地電位ＶSSに接続して昇圧回路３を駆動しない
ようにしたから、高い電源電圧を用いても出力レベルが
ＨからＬになる時に、リンギングによる浮きあがりを抑
えることができ（ＶOL′＜ＶOL）、また、低い電源電圧
の時には出力“Ｈ”データのレベルを規格に対して十分
マージンを出すことができる。
の前段に電源電圧検出回路１４を設け、該回路１４のト
ランジスタ直列接続体のトランジスタ段数を調整するこ
とにより、電源電圧ＶCCのレベルの大小を判定し、電源
電圧ＶCCが所定の値よりも小さい時にはノードＮ12に信
号ψH を接続して昇圧回路３を駆動して昇圧動作を行
い、電源電圧ＶCCが所定の値よりも大きい時にはノード
Ｎ12を接地電位ＶSSに接続して昇圧回路３を駆動しない
ようにしたから、高い電源電圧を用いても出力レベルが
ＨからＬになる時に、リンギングによる浮きあがりを抑
えることができ（ＶOL′＜ＶOL）、また、低い電源電圧
の時には出力“Ｈ”データのレベルを規格に対して十分
マージンを出すことができる。
【００１９】
【発明の効果】以上のように、この発明に係る半導体装
置によれば、電源電圧の電位を検出し、その値に応じて
昇圧回路の動作を制御する昇圧回路制御手段を設け、高
い電源電圧時は昇圧を行わず、低い電源電圧時のときの
み昇圧するようにしたから、高いＶCC時のＨｉｇｈから
Ｌｏｗデータになるときのリンギングによるデータの浮
きあがりを低減することができ、また低いＶCCの時のＨ
ｉｇｈデータのレベルも規格に対して十分マージンを出
すことができるという効果がある。
置によれば、電源電圧の電位を検出し、その値に応じて
昇圧回路の動作を制御する昇圧回路制御手段を設け、高
い電源電圧時は昇圧を行わず、低い電源電圧時のときの
み昇圧するようにしたから、高いＶCC時のＨｉｇｈから
Ｌｏｗデータになるときのリンギングによるデータの浮
きあがりを低減することができ、また低いＶCCの時のＨ
ｉｇｈデータのレベルも規格に対して十分マージンを出
すことができるという効果がある。
【図１】本発明の一実施例による半導体装置の構成図。
【図２】本発明の一実施例による半導体装置の電源電圧
検出回路の一構成例を示す図。
検出回路の一構成例を示す図。
【図３】本発明の一実施例による半導体装置の回路動作
を示すタイミングチャート図。
を示すタイミングチャート図。
【図４】従来例の半導体装置の構成図。
【図５】従来例の半導体装置の動作を示すタイミングチ
ャート図。
ャート図。
１４ 電源電圧検出回路（昇圧回路制御手段） １００ 出力バッファ １０３ Ｉ／Ｏ線 Ｒ 抵抗成分 Ｒ2 抵抗成分 Ｃ 容量成分 Ｌ インダクタンス成分 Ｔｒ1 ｎ型ＭＯＳトランジスタ Ｔｒ2 ｎ型ＭＯＳトランジスタ（ロード側トランジス
タ） Ｔｒ3 ｎ型ＭＯＳトランジスタ（ドライバ側トランジ
スタ） Ｔｒ21 ｎ型ＭＯＳトランジスタ Ｔｒ25 ｎ型ＭＯＳトランジスタ Ｔｒ26 ｎ型ＭＯＳトランジスタ Ｔｒ22 ｐ型ＭＯＳトランジスタ Ｔｒ23 ｐ型ＭＯＳトランジスタ Ｔｒ24 ｐ型ＭＯＳトランジスタ Ｔｒ27 ｐ型ＭＯＳトランジスタ
タ） Ｔｒ3 ｎ型ＭＯＳトランジスタ（ドライバ側トランジ
スタ） Ｔｒ21 ｎ型ＭＯＳトランジスタ Ｔｒ25 ｎ型ＭＯＳトランジスタ Ｔｒ26 ｎ型ＭＯＳトランジスタ Ｔｒ22 ｐ型ＭＯＳトランジスタ Ｔｒ23 ｐ型ＭＯＳトランジスタ Ｔｒ24 ｐ型ＭＯＳトランジスタ Ｔｒ27 ｐ型ＭＯＳトランジスタ
Claims (1)
- 【特許請求の範囲】 【請求項１】 電源電圧源と出力端子との間にそのソー
ス・ドレイン間が接続されたロード側トランジスタと、
接地電位源と上記出力端子との間にそのソース・ドレイ
ン間が接続されたドライバ側トランジスタと、上記ロー
ド側トランジスタのゲート電圧に印加される電圧を昇圧
する昇圧回路とを備えた半導体装置において、 電源電圧源の電位を検出し、該電位が所定値よりも大き
い時に上記昇圧回路の昇圧動作を停止する昇圧回路制御
手段を備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215887A JP2644115B2 (ja) | 1991-07-31 | 1991-07-31 | 半導体装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215887A JP2644115B2 (ja) | 1991-07-31 | 1991-07-31 | 半導体装置 |
Publications (2)
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|---|---|
| JPH0537355A true JPH0537355A (ja) | 1993-02-12 |
| JP2644115B2 JP2644115B2 (ja) | 1997-08-25 |
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Family Applications (1)
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| JP (1) | JP2644115B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006216211A (ja) * | 2005-02-04 | 2006-08-17 | Hynix Semiconductor Inc | 半導体記憶素子におけるデータ出力回路及びその方法 |
-
1991
- 1991-07-31 JP JP3215887A patent/JP2644115B2/ja not_active Expired - Fee Related
Cited By (1)
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|---|---|---|---|---|
| JP2006216211A (ja) * | 2005-02-04 | 2006-08-17 | Hynix Semiconductor Inc | 半導体記憶素子におけるデータ出力回路及びその方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2644115B2 (ja) | 1997-08-25 |
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