JPH0537366A - 同期検出回路 - Google Patents
同期検出回路Info
- Publication number
- JPH0537366A JPH0537366A JP3186014A JP18601491A JPH0537366A JP H0537366 A JPH0537366 A JP H0537366A JP 3186014 A JP3186014 A JP 3186014A JP 18601491 A JP18601491 A JP 18601491A JP H0537366 A JPH0537366 A JP H0537366A
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- Japan
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- 238000001514 detection method Methods 0.000 claims abstract description 16
- 238000010586 diagram Methods 0.000 description 10
- 230000003111 delayed effect Effects 0.000 description 8
- 230000010355 oscillation Effects 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】従来の位相同期ループの同期検出回路は、回路
構成が複雑であり、アナログ回路が多いために回路設計
が困難であったが、これらを解決する。 【構成】論理回路（ＮＡＮＤ２６〜２９）が、入力信号
５とその遅延信号９と電圧制御発振回路３の出力６その
遅延信号１０との論理的組合わせによりセット信号およ
びリセット信号を出力する。これらセット信号，リセッ
ト信号によりＳ／Ｒフリップフロップ１１を駆動し、同
期・非同期の検出出力を得る。遅延回路と論理回路のみ
で構成されている。
構成が複雑であり、アナログ回路が多いために回路設計
が困難であったが、これらを解決する。 【構成】論理回路（ＮＡＮＤ２６〜２９）が、入力信号
５とその遅延信号９と電圧制御発振回路３の出力６その
遅延信号１０との論理的組合わせによりセット信号およ
びリセット信号を出力する。これらセット信号，リセッ
ト信号によりＳ／Ｒフリップフロップ１１を駆動し、同
期・非同期の検出出力を得る。遅延回路と論理回路のみ
で構成されている。
Description
【０００１】
【産業上の利用分野】本発明は同期検出回路に関し、特
に位相同期ループ回路の同期検出回路に関する。
に位相同期ループ回路の同期検出回路に関する。
【０００２】
【従来の技術】従来、この種の同期検出回路としては、
図６に示すような回路がある。入力端子５からの入力信
号と電圧制御発振回路３の出力６との積をとる乗算回路
４１と、この乗算回路４１の出力を平滑化するローパス
フィルタ４２と、このローパスフィルタ４２の出力を閾
値電圧４４と比較する比較回路４３とから構成されてい
る（例えば、”Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ
ｓ”，ＭｃＧＲＡＷ−ＨＩＬＬ ＢＯＯＫ ＣＯＭＰＡ
ＮＹ，１９８４，ｐｐ．１４４参照）。この入力信号と
電圧制御発振回路３の出力とが論理出力の場合には、乗
算回路４１に排他的論理和を用いれば良い。
図６に示すような回路がある。入力端子５からの入力信
号と電圧制御発振回路３の出力６との積をとる乗算回路
４１と、この乗算回路４１の出力を平滑化するローパス
フィルタ４２と、このローパスフィルタ４２の出力を閾
値電圧４４と比較する比較回路４３とから構成されてい
る（例えば、”Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ
ｓ”，ＭｃＧＲＡＷ−ＨＩＬＬ ＢＯＯＫ ＣＯＭＰＡ
ＮＹ，１９８４，ｐｐ．１４４参照）。この入力信号と
電圧制御発振回路３の出力とが論理出力の場合には、乗
算回路４１に排他的論理和を用いれば良い。
【０００３】この従来の同期検出回路の動作を図７のタ
イミング図により説明する。乗算回路４１の出力は入力
信号と電圧制御発進回路３の出力との排他的論理の否定
であり、この出力に”０”が含まれる時間的割合は、入
力信号５と電圧制御発振回路３の出力との位相差に比例
する。従って、乗算回路４１の出力をローパスフィルタ
４２で平滑にした結果も位相差に比例した電圧となる。
この位相同期ループ４が同期していると見なせる位相差
に相当する閾値電圧４４を比較回路４３の参照入力に与
えておくと、比較回路４３の出力によって同期、非同期
の検出を行うことができる。
イミング図により説明する。乗算回路４１の出力は入力
信号と電圧制御発進回路３の出力との排他的論理の否定
であり、この出力に”０”が含まれる時間的割合は、入
力信号５と電圧制御発振回路３の出力との位相差に比例
する。従って、乗算回路４１の出力をローパスフィルタ
４２で平滑にした結果も位相差に比例した電圧となる。
この位相同期ループ４が同期していると見なせる位相差
に相当する閾値電圧４４を比較回路４３の参照入力に与
えておくと、比較回路４３の出力によって同期、非同期
の検出を行うことができる。
【０００４】
【発明が解決しようとする課題】この従来の同期検出回
路では、乗算回路４１、ローパスフィルタ４２、比較回
路４３閾値電圧発生回路（４４）など多くの回路を要す
るため、その回路構成が複雑になるという問題点があ
り、またローパスフィルタ４２、比較回路４３、閾値電
圧発生回路４４などのアナログ回路を数多く必要とする
ため、素子のばらつきや変動に対して回路特性が鋭敏に
なり易く、回路設計が難しいという問題点もあった。
路では、乗算回路４１、ローパスフィルタ４２、比較回
路４３閾値電圧発生回路（４４）など多くの回路を要す
るため、その回路構成が複雑になるという問題点があ
り、またローパスフィルタ４２、比較回路４３、閾値電
圧発生回路４４などのアナログ回路を数多く必要とする
ため、素子のばらつきや変動に対して回路特性が鋭敏に
なり易く、回路設計が難しいという問題点もあった。
【０００５】本発明の目的は、このような問題を解決
し、デジタル回路を用いて回路構成を簡単化し、回路特
性を改善した同期検出回路を提供することにある。
し、デジタル回路を用いて回路構成を簡単化し、回路特
性を改善した同期検出回路を提供することにある。
【０００６】
【課題を解決するための手段】構成は、位相比較回路と
ループフィルタと電圧制御発振回路とから構成される位
相同期ループ回路の同期・非同期を判定する同期検出回
路において、入力信号と、この入力信号の遅延信号と、
前記電圧制御発振回路の出力信号と、この電圧制御発振
回路の出力の遅延信号との論理的組合わせを用いてセッ
ト信号およびリセット信号を出力する論理回路と、この
論理回路からのセット信号およびリセット信号により駆
動され前記位相同期ループの同期、非同期を検出するフ
リップフロップとを備えることを特徴とする。
ループフィルタと電圧制御発振回路とから構成される位
相同期ループ回路の同期・非同期を判定する同期検出回
路において、入力信号と、この入力信号の遅延信号と、
前記電圧制御発振回路の出力信号と、この電圧制御発振
回路の出力の遅延信号との論理的組合わせを用いてセッ
ト信号およびリセット信号を出力する論理回路と、この
論理回路からのセット信号およびリセット信号により駆
動され前記位相同期ループの同期、非同期を検出するフ
リップフロップとを備えることを特徴とする。
【０００７】
【実施例】図１は本発明の同期検出回路の一実施例のブ
ロック図である。位相同期ループ４は、位相比較回路
１、ローパスフィルタ２、電圧制御発振回路３より構成
されている。遅延回路７は入力信号（５）に対して一定
の時間的遅延を与え、また遅延回路８は電圧制御発振回
路３の出力（６）に対して一定の時間的遅延を与える回
路である。同期、非同期を示す信号は、入出力信号５，
６とその遅延出力９，１０とこれらをインバータ２１〜
２４で反転した信号とをＮＡＮＤゲート２６〜２９，イ
ンバータ２５で論理的に組合せ、Ｓ／Ｒフリップフロッ
プ１１のセット入力１２、リセット入力１３とし、この
フリップフロップ１１の出力端子１４から得られる。
ロック図である。位相同期ループ４は、位相比較回路
１、ローパスフィルタ２、電圧制御発振回路３より構成
されている。遅延回路７は入力信号（５）に対して一定
の時間的遅延を与え、また遅延回路８は電圧制御発振回
路３の出力（６）に対して一定の時間的遅延を与える回
路である。同期、非同期を示す信号は、入出力信号５，
６とその遅延出力９，１０とこれらをインバータ２１〜
２４で反転した信号とをＮＡＮＤゲート２６〜２９，イ
ンバータ２５で論理的に組合せ、Ｓ／Ｒフリップフロッ
プ１１のセット入力１２、リセット入力１３とし、この
フリップフロップ１１の出力端子１４から得られる。
【０００８】図１の同期検出回路の動作を図２のタイミ
ング図により説明する。この図では、入力信号（５）と
電圧制御発振回路３の出力（６）の４通りの位相関係に
ついて、入力信号５、出力信号６及びその遅延信号９、
１０と、Ｓ／Ｒフリップフロップのセット入力１２、リ
セット入力１３を示している。実線は、入出力信号５，
６、破線は遅延信号９，１０である。フリップフロップ
１１のセット信号１２は信号５と６が”１”、信号９と
１０が”０”の場合のみ発生するので、図２（ｂ）と図
２（ｃ）の場合、すなわち入力信号５と電圧制御発振回
路の出力６の位相差が遅延回路７，８で設定されている
遅延時間よりも小さい場合のみ発生している。
ング図により説明する。この図では、入力信号（５）と
電圧制御発振回路３の出力（６）の４通りの位相関係に
ついて、入力信号５、出力信号６及びその遅延信号９、
１０と、Ｓ／Ｒフリップフロップのセット入力１２、リ
セット入力１３を示している。実線は、入出力信号５，
６、破線は遅延信号９，１０である。フリップフロップ
１１のセット信号１２は信号５と６が”１”、信号９と
１０が”０”の場合のみ発生するので、図２（ｂ）と図
２（ｃ）の場合、すなわち入力信号５と電圧制御発振回
路の出力６の位相差が遅延回路７，８で設定されている
遅延時間よりも小さい場合のみ発生している。
【０００９】一方、フリップフロップ１１のリセット信
号１３は信号５と９が”１”で信号６と１０が”０”、
または、信号５と９が”０”で信号６と１０が”１”の
場合のみ発生するので、図２（ａ）と図２（ｄ）の場
合、すなわち入力信号５と電圧制御発振回路３の出力６
の位相差が遅延回路７，８で設定されている遅延時間よ
りも大きい場合にのみ発生している。したがって、Ｓ／
Ｒフリップフロップ１１の出力は、入力信号５と電圧制
御発振回路の出力６の位相差が遅延回路で設定されてい
る遅延時間よりも小さく、位相同期ループ４が同期状態
にある場合には”１”、入力信号５と電圧制御発振回路
の出力６の位相差が遅延回路で設定されている遅延時間
よりも大きく、位相同期ループ４が同期外れの状態にあ
る場合には”０”となる。
号１３は信号５と９が”１”で信号６と１０が”０”、
または、信号５と９が”０”で信号６と１０が”１”の
場合のみ発生するので、図２（ａ）と図２（ｄ）の場
合、すなわち入力信号５と電圧制御発振回路３の出力６
の位相差が遅延回路７，８で設定されている遅延時間よ
りも大きい場合にのみ発生している。したがって、Ｓ／
Ｒフリップフロップ１１の出力は、入力信号５と電圧制
御発振回路の出力６の位相差が遅延回路で設定されてい
る遅延時間よりも小さく、位相同期ループ４が同期状態
にある場合には”１”、入力信号５と電圧制御発振回路
の出力６の位相差が遅延回路で設定されている遅延時間
よりも大きく、位相同期ループ４が同期外れの状態にあ
る場合には”０”となる。
【００１０】本実施例の同期検出回路は、遅延回路６，
７と高々１０個程度の論理ゲートで実現することができ
るので、従来の同期検出回路と比較して簡単な回路構成
で実現できると共に、この回路に用いられるアナログ回
路は遅延回路のみであり、回路設計が容易にできる。
７と高々１０個程度の論理ゲートで実現することができ
るので、従来の同期検出回路と比較して簡単な回路構成
で実現できると共に、この回路に用いられるアナログ回
路は遅延回路のみであり、回路設計が容易にできる。
【００１１】本実施例では、入力信号５と電圧制御発振
回路の出力６のデューティ比が同一の場合には問題なく
動作するが、一般にはこのデューティ比は同一であると
は限らない。このような場合の図１の回路の動作は、図
３のタイミング図のようになる。入力信号５と電圧制御
発振回路の出力６のデューティ比が異なるために、位相
同期状態にあるにも拘わらず、リセット信号１３が出力
されるという不都合が生じている。
回路の出力６のデューティ比が同一の場合には問題なく
動作するが、一般にはこのデューティ比は同一であると
は限らない。このような場合の図１の回路の動作は、図
３のタイミング図のようになる。入力信号５と電圧制御
発振回路の出力６のデューティ比が異なるために、位相
同期状態にあるにも拘わらず、リセット信号１３が出力
されるという不都合が生じている。
【００１２】図４は本発明の第２の実施例の回路図で、
入力信号５と電圧制御発振回路の出力６のデューティ比
が異なる場合でも用いることのできる同期検出回路を示
している。本実施例は図１の例に対してＳ／Ｒフリップ
フロップ１５とその周辺の論理ゲート（ＮＯＲゲート３
０，３１，ＮＡＮＤゲート３２，３３）が追加されてい
る。
入力信号５と電圧制御発振回路の出力６のデューティ比
が異なる場合でも用いることのできる同期検出回路を示
している。本実施例は図１の例に対してＳ／Ｒフリップ
フロップ１５とその周辺の論理ゲート（ＮＯＲゲート３
０，３１，ＮＡＮＤゲート３２，３３）が追加されてい
る。
【００１３】このＳ／Ｒフリップフロップ１５は、入力
信号５とその遅延信号９と、電圧制御発振回路３の出力
６とその遅延信号１０がすべて”０”の時にセットさ
れ、すべて”１”の時にリセットされる。従って、その
出力信号５のその遅延信号９と、電圧制御発振回路３の
出力６とその遅延信号１０の立上り時のみに同期・非同
期の検出を行なうようにゲートを開閉している。
信号５とその遅延信号９と、電圧制御発振回路３の出力
６とその遅延信号１０がすべて”０”の時にセットさ
れ、すべて”１”の時にリセットされる。従って、その
出力信号５のその遅延信号９と、電圧制御発振回路３の
出力６とその遅延信号１０の立上り時のみに同期・非同
期の検出を行なうようにゲートを開閉している。
【００１４】図５は図４の動作を示すタイミング図であ
る。フリップフロップ１５の出力信号１６を用いたこと
によって、入力信号５と電圧制御発振回路３の出力６の
デューティ比が異なる場合でも支障なく同期検出が行わ
れていることがわかる。
る。フリップフロップ１５の出力信号１６を用いたこと
によって、入力信号５と電圧制御発振回路３の出力６の
デューティ比が異なる場合でも支障なく同期検出が行わ
れていることがわかる。
【００１５】
【発明の効果】以上説明したように本発明は、位相比較
回路とループフィルタと電圧制御発振回路より構成され
る位相同期ループ回路において、入力信号と、電圧制御
発振回路の出力信号と、これらの遅延信号との論理的組
合わせにより、位相同期ループの同期・非同期を比較的
簡単な回路構成で検出することができ、かつその設計も
容易にできるという効果を有する。
回路とループフィルタと電圧制御発振回路より構成され
る位相同期ループ回路において、入力信号と、電圧制御
発振回路の出力信号と、これらの遅延信号との論理的組
合わせにより、位相同期ループの同期・非同期を比較的
簡単な回路構成で検出することができ、かつその設計も
容易にできるという効果を有する。
【図１】本発明の第一の実施例を示す回路図。
【図２】図１の回路の動作を示すタイミング図
【図３】図１の回路の動作を示すタイミング図。
【図４】本発明の第２の実施例を示す回路図。
【図５】図４の回路の動作を示すタイミング図
【図６】従来の同期検出回路の構成例を示す回路図。
【図７】図６の回路の動作を示すタイミング図。
１ 位相比較回路 ２，４２ ローパスフィルタ ３ 電圧制御発振回路 ４ 位相同期ループ ５ 入力信号端子 ６，９，１０，１６ 信号端 ７，８ 遅延回路 １１，１５ Ｓ／Ｒフリップフロップ １２，１３ Ｓ／Ｒ入力端 １４ 検出出力端子 ２１〜２５ インバータ ２６〜２９，３２，３３ ＮＡＮＤ回路 ３０，３１ ＮＯＲ回路 ４１ 乗算回路 ４３ 比較回路
Claims (1)
- 【特許請求の範囲】 【請求項１】位相比較回路とループフィルタと電圧制御
発振回路とから構成される位相同期ループ回路の同期・
非同期を判定する同期検出回路において、入力信号と、
この入力信号の遅延信号と、前記電圧制御発振回路の出
力信号と、この電圧制御発振回路の出力の遅延信号との
論理的組合わせを用いてセット信号およびリセット信号
を出力する論理回路と、この論理回路からのセット信号
およびリセット信号により駆動され前記位相同期ループ
の同期、非同期を検出するフリップフロップとを備える
ことを特徴とする同期検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18601491A JP3151865B2 (ja) | 1991-07-25 | 1991-07-25 | 同期検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18601491A JP3151865B2 (ja) | 1991-07-25 | 1991-07-25 | 同期検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0537366A true JPH0537366A (ja) | 1993-02-12 |
| JP3151865B2 JP3151865B2 (ja) | 2001-04-03 |
Family
ID=16180877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18601491A Expired - Fee Related JP3151865B2 (ja) | 1991-07-25 | 1991-07-25 | 同期検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3151865B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7080597B2 (en) | 2001-06-27 | 2006-07-25 | Berg Industry Co., Ltd. | Electrostatic printing device and electrostatic printing method |
-
1991
- 1991-07-25 JP JP18601491A patent/JP3151865B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3151865B2 (ja) | 2001-04-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001226 |
|
| LAPS | Cancellation because of no payment of annual fees |