JPH0537402A - ビタビ復号器 - Google Patents

Abstract

(57)【要約】 【目的】 ＲＡＭの数量が少なく、且つ、入出力兼用端
子の汎用ＲＡＭを使用できるパスメモリ回路を備えた時
分割処理型ビタビ復号器を提供する。 【構成】 ＲＡＭ２１、２２は入出力兼用端子を備える
汎用ＲＡＭで、状態遷移図における状態数のＮ倍のアド
レスを有するもので、１／２分周器２３が生成する書き
込み制御信号２０４に従って書き込み動作と読み出し動
作とを交互する。３ステイトバッファ５４、５５は２０
４に従って例えばＲＡＭ２１が読み出しモードの時は黒
印バッファがＯＮ、白印バッファがＯＦＦとなり両ＲＡ
Ｍ間の接続制御をする。Ｋ＝３、Ｒ＝１／２、打ち切り
パス長１６とすると、状態遷移図における各状態が保有
している１６ビットの情報系列をそれぞれのＲＡＭの２
つのアドレスに８ビットずつ分割して記憶するよう、ア
ドレス発生器２８、２９及び選択器２４、２５等は動作
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、畳み込み符号化方式で
伝送されるディジタル情報をビタビ復号法により復号す
るビタビ復号器に係り、特に時分割処理型のビタビ復号
器におけるパスメモリ回路に関する。

【０００２】

【従来の技術】近年、ディジタル信号処理技術の発達に
伴い、伝送路で発生する符号誤りを訂正することのでき
る誤り訂正方式が種々提案されているが、畳み込み符号
により符号化されたデータ系列をビタビアルゴリズムに
よって復号するビタビ復号法は実用性の高い復号技術と
して評価されている。

【０００３】本発明が対象とするビタビ復号器は時分割
処理型のものであるが、理解を容易にするため、まずビ
タビ復号法について拘束長Ｋ＝３、符号化率Ｒ＝１／２
の場合を例にとって説明する。

【０００４】符号器は、例えば図２に示すように、３ビ
ット（Ｂ₁ 、Ｂ₂ 、Ｂ₃ ）のシフトレジスタ４０、排他
的論理和回路４１、同４２により構成され、入力端子５
１から入力される１系列の２値情報信号が図３に示す状
態遷移図に従って２シンボルの符号語系列へ変換され、
出力端子５２、同５３からそれぞれ送出される。

【０００５】図３において、各状態Ｓ_i ^(j)の円内の数字
は、タイムスロットｔの終了時におけるシフトレジスタ
４０の前２ビット（Ｂ₁ 、Ｂ₂ ）の状態を示している。
即ち、前２ビット（Ｂ₁ 、Ｂ₂ ）の状態には、Ｓ₁ ^(j)＝
（０、０）、Ｓ₂ ^(j)＝（１、０）、Ｓ₃ ^(j)＝（０、
１）、Ｓ₄ ^(j)＝（１、１）の４状態がある。

【０００６】そして、例えば、状態Ｓ_i ^(j-1)から状態Ｓ
_i ^(j)への遷移では、矢印付き実線で示される遷移パスＰ
_ii′^(j) の上側に付記されている情報入力ビット（１）
又は（０）が入力端子５１から入力されると、遷移パス
Ｐ_ii′^(j) の下側に付記されている符号語（０、０）、
同（１、０）、同（０、１）、同（１、１）それぞれの
各ビットが出力端子５２、同５３の対応するものから送
出されることを示している。

【０００７】例えば、状態Ｓ₁ ^(j-1)では（Ｂ₁ 、Ｂ₂ ）
＝（０、０）であるが、この状態で入力端子５１から情
報ビット（０）が入力すると、出力端子５２と同５３か
ら共に情報ビット（０）が出力され、（Ｂ₁ 、Ｂ₂ ）＝
（０、０）である状態Ｓ₁ ^(j)へ移行する。一方、入力端
子５１から情報ビット（１）が入力すると、出力端子５
２と同５３から共に情報ビット（１）が出力され、（Ｂ
₁ 、Ｂ₂ ）＝（１、０）である状態Ｓ₂ ^(j)へ移行する。

【０００８】ビタビ復号法は、受信側において、この状
態遷移図における各状態に合流する２本のパスについて
受信符号語シンボルと遷移パスＰ_ii′^(j) の期待値的符
号語シンボルとの相関（ブランチメトリック）を求め、
それぞれのパスの１タイムスロット以前の状態における
累積メトリックにそれぞれ加算し、それらの大きい方を
より尤もらしいパスとして選択し（残存パス）、その残
存パスの加算値を当該状態の累積メトリックとし、その
際に、残存パスの１タイムスロット以前の状態が有して
いた情報信号系列に、今選択したパスに対応する情報ビ
ットを加え、当該状態の情報信号系列とする、という操
作を繰り返し、最も確からしいパスを検出しそのパスに
対応する情報信号を復号信号として出力する方法であ
る。

【０００９】良く知られているように、一般的なビタビ
復号器は時分割処理型ではないが、この種のビタビ復号
器は、図４に示すように、ブランチメトリック生成回路
１１とＡＣＳ回路１２とパスメモリ回路１３とデータ出
力回路１４とで構成される。図４は、拘束長Ｋ＝３、符
号化率Ｒ＝１／２の場合の構成を示す。

【００１０】図４において、受信符号語シンボル１０１
は、前記符号化器の出力たる２シンボル符号語系列が伝
送系を介して受信されたものである。これは、ブランチ
メトリック生成回路１１内に並設される４個の相関器に
並列的に入力する。

【００１１】４個の相関器では、前記遷移パスＰ_ii′
^(j)の４種の期待値的符号語シンボル、即ち、（０、
０）、（１、０）、（０、１）、（１、１）の対応する
ものと入力される受信符号語シンボル１０１との相関
（ブランチメトリック）を求め、その相関値（ブランチ
メトリック）１０２をＡＣＳ回路１２の対応する単位Ａ
ＣＳ回路１５に出力する。

【００１２】ＡＣＳ回路１２は、Ｋ＝３の場合、状態数
は４であるので、４個の単位ＡＣＳ回路１５で構成され
る。各単位ＡＣＳ回路１５では、前記状態遷移図におけ
る４状態の対応する状態に合流する２つのパスについ
て、１タイムスロット以前までに蓄積した各状態におけ
る累積メトリック１０５とそのパスにおけるブランチメ
トリック１０２とを加算（Add)し、その結果をそれぞれ
比較（Compare)し、更に、その内の大きな方の加算値を
選択(Select)して、当該状態の累積メトリックとする。
そして、同時にその選択情報をパス選択信号１０３とし
てパスメモリ回路１３へ伝達する。

【００１３】パスメモリ回路１３は、２入力１出力の選
択器（Ｓ）とフリップフロップ（Ｆ）とのペアを横にＭ
個並べたものを縦に状態数分（４個）並べたものであ
る。ここに、Ｍは、パスメモリの長さを示し、打ち切り
パス長と称されるが、横方向Ｍ個の選択器（Ｓ）には対
応する単位ＡＣＳ回路１５から送られてきたパス選択信
号１０３が制御信号として与えられる。そして、入力段
の縦４個の選択器（Ｓ）には初期値（０、０）、（１、
１）、（０、０）、（１、１）の対応するものが設定さ
れ、２段目以降ではたすきがけに信号が入力する。

【００１４】このパスメモリ回路１３では、パス選択信
号１０３に従って、状態遷移図におけるそれぞれの状態
に合流する２つのパスの１タイムスロット以前における
それぞれの状態が保有していた長さＭビットの情報信号
系列の内の一方を選択し、当該状態の保有する新たな情
報信号系列とする。その際に、その情報信号系列の時間
的に新しい部分にその選択したパスに対応した情報ビッ
トを付加し、出力段の縦４個のフリップフロップ（Ｆ）
に蓄積される時間的に最も古い４ビットの情報ビットを
復号データ候補ビット１０６としてデータ出力回路１４
に出力する。

【００１５】データ出力回路１４では、各種の処理方法
が知られているが、例えば４ビットの復号データ候補ビ
ット１０６の内の任意の１個を選択する、或は、それら
の多数決によって（０）または（１）を決定する等によ
って復号データ１０４を形成出力する。

【００１６】以上のように、ＡＣＳ回路は単位ＡＣＳ回
路を状態数分（図４では４個）並列に配置する構成であ
る。また、パスメモリ回路は、簡単に言えば、４Ｍビッ
トのメモリ回路であるが、復調器からデータシンボルが
入力される度に、たすきがけ操作によって全ビットのメ
モリ素子を書き直さなくてはならないため、汎用のＲＡ
Ｍ等は使用できず、図４に示すように、２入力１出力の
選択器とフリップフロップとのペアを横にＭ個並べたも
のを縦に４個並べた構成となっている。即ち、一般的な
ビタビ復号器では、そのハードウェアの大半が、ＡＣＳ
回路とパスメモリ回路とで占められているのであり、い
かにＡＣＳ回路及びパスメモリ回路のハードウェアを少
なくするかが回路設計者の最も苦慮するところとなって
いる。

【００１７】そこで、回路の簡素化を図るため時分割処
理型のビタビ復号器が提案されている。これは次のよう
な考えに基づく。ＡＣＳ回路の構成は、前述したよう
に、同様の回路（単位ＡＣＳ回路）が状態数分（４個）
だけ存在するが、シンボルレイトが比較的低い場合に
は、１つの単位ＡＣＳ回路を時分割的に４回使用すれば
所望のＡＣＳ回路処理を実現できる。そうすれば、パス
選択信号も１状態ずつしか出力されないので、それに対
応してパスメモリ回路内の各メモリ素子の書き直しは、
１状態（Ｍビット）ずつ行えば良いことになる。

【００１８】そうすれば、パスメモリ回路は、状態数を
アドレスに割り振り、打ち切りパス長をビット数に割り
振ったＲＡＭによって構成できるので、ＡＣＳ回路と同
様にパスメモリ回路も簡単化が可能となる。但し、この
場合には、ＲＡＭの処理スピードは、シンボルレイトの
４倍以上必要であることは言うまでもない。

【００１９】このようなことから、本発明が対象とする
時分割処理型のビタビ復号器のパスメモリ回路は、従
来、例えば図５に示すように構成されていた。このパス
メモリ回路は、１対（２面）のＲＡＭ群（３１、３２）
と、１／２分周器３３と、選択器（ＳＥＬ）３４と、同
３５と、同３６と、内部クロック発生器３７と、読み出
しアドレス発生器３８と、書き込みアドレス発生器３９
と、インバータ４０とで構成される。

【００２０】１／２分周器３３は、外部から与えられる
シンボルクロック３０１を１／２分周して１シンボル毎
に（１）と（０）を繰り返す書き込み制御信号３０４を
生成する。この書き込み制御信号３０４は、直接的に一
方のＲＡＭ群３１のＲ／Ｗ端子に与えられると共に、イ
ンバータ４０を介して他方のＲＡＭ群３２のＲ／Ｗ端子
と選択器（３４〜３６）の制御入力端子とに与えられ
る。

【００２１】つまり、ＲＡＭは、“読み出し”と“書き
込み”を同時に実行することができないので、ＲＡＭ群
を２面設け、一方が書き込みモードのときは他方が読み
出しモードとなり、これを交互するようにしてある。

【００２２】ＲＡＭ群３１、同３２は、それぞれ複数個
のＲＡＭを並設してなる。前記したように、打ち切りパ
ス長をＲＡＭの入出力ビット数に割り振るのであるが、
打ち切りパス長は例えばＲ＝１／２の場合、拘束長Ｋの
３倍から５倍となる。ところが、入手可能なＲＡＭにお
ける入出力ビット数は８又は９である。従って、打ち切
りパス長は設計者が任意に定めるのであるが、所望の打
ち切りパス長を物理的に１個のＲＡＭで賄うことは出来
ず図示した構成となる。なお、図５では、ＲＡＭは８ビ
ットの入力端子（Ｉ₀ 〜Ｉ₇)及び８ビットの出力端子
（Ｑ₀ 〜Ｑ₇)を備えたものとしてある。

【００２３】ＲＡＭ群３１のアドレス信号（ＡＤ）は選
択器３４から与えられ、ＲＡＭ群３２のアドレス信号
（ＡＤ）は選択器３５から与えられる。ＲＡＭ群３１と
同３２間では、最前段ＲＡＭの第１入力端子Ｉ₀ には書
き込みアドレス発生器３９のアドレス信号の最下位ビッ
トＬＳＢが与えられ、最終段ＲＡＭの最終出力端子（図
示例では第８出力端子Ｑ₇ ）の送出データビットは選択
器３６の入力となっているが、その他の入出力端子は一
方の出力が他方の入力となるように接続されている。

【００２４】内部クロック発生器３７は、シンボルクロ
ックの状態数（前記例で言えば４）倍以上の速度を有す
る内部クロック３０５を発生し、それを読み出しアドレ
ス発生器３８と書き込みアドレス発生器３９とに出力す
る。

【００２５】読み出しアドレス発生器３８と書き込みア
ドレス発生器３９との各出力（アドレス信号）は選択器
３４と同３５の入力となっており、書き込み制御信号３
０４にて制御されて、書き込みアドレスは書き込みモー
ドのＲＡＭ群に供給され、読み出しアドレスは読み出し
モードのＲＡＭ群に供給される。

【００２６】ここに、書き込みアドレス発生器３９の出
力たる書き込みアドレスは、０状態（０、０）は０アド
レスに、１状態（１、０）は１アドレスに、と言うよう
に、順に割り振られる。また、読み出しアドレス発生器
３８は、図外のＡＣＳ回路から与えられるパス選択信号
３０２に制御されて読み出しアドレスを発生するが、状
態遷移図から明らかな通り、Ｓ_i ^(j)の状態の書き込みで
はＳ_i ^(j+1)の状態を読み出すのであるから、Ｋ＝３の場
合、書き込みモードＲＡＭ群が、０状態の書き込み時に
は読み出しモードＲＡＭ群に０アドレス或は２アドレス
を出力し、１状態の書き込み時も同様に０アドレス或は
２アドレスを出力し、２状態（１、０）の書き込み時及
び３状態（１、１）の書き込み時では１アドレス或は３
アドレスを出力する。

【００２７】なお、パスメモリへの各状態における最新
データは、ＲＡＭのＩ₀ に入力されるが、状態遷移図を
見ると、書き込みアドレスの最下位ビットに一致してい
ることが分かる。

【００２８】選択器３６は、書き込み制御信号３０４の
制御により、ＲＡＭから読み出された各状態における復
号データ候補ビットと、書き込みモード時に出力端子に
現れている規定されないデータとを選択し、時分割復号
データ候補ビット３０３を出力する。

【００２９】なお、１／２分周器３３、選択器３４、同
３５、内部クロック発生器３７、読み出しアドレス発生
器３８及び書き込みアドレス発生器３９は、通常、ＡＣ
Ｓ回路でも必要となり、この場合、これらはＡＣＳ回路
とパスメモリ回路とで共有される。

【００３０】

【発明が解決しようとする課題】上述した従来の時分割
処理型のビタビ復号器のパスメモリ回路では、ＲＡＭの
入出力ビット数は打ち切りパス長分必要であるが、打ち
切りパス長は、前述したように、Ｒ＝１／２の場合、拘
束長Ｋの３倍から５倍程度必要となり、符号化率Ｒが高
くなれば更に必要となるので、必要なＲＡＭの個数が増
大するという問題がある。

【００３１】例えばＫ＝７とすると、Ｒ＝１／２で約３
０ビット、Ｒ＝３／４で約６０ビット、Ｒ＝７／８で約
１２０ビットである。一方、ＲＡＭの入出力ビット数は
通常８または９である。そうすると、従来のパスメモリ
回路では、ＲＡＭの入出力ビット数を９とすると、Ｒ＝
７／８の場合、２８個のＲＡＭが必要となる。ＲＡＭが
１つのビタビ復号器で２８個も必要であるということ
は、スペース的にもコスト的にも大きなデメリットとな
るのである。

【００３２】また、従来のパスメモリ回路では、データ
の入力端子と出力端子とがそれぞれ別端子であるＲＡＭ
を使用する必要があるが、昨今のＲＡＭの端子機能を見
るとこのような形態のものは稀であり、殆どがデータ入
出力兼用端子を採用する。つまり、従来のパスメモリ回
路は汎用性に欠けるという問題もある。

【００３３】本発明の目的は、時分割処理型のビタビ復
号器において、ＲＡＭの数量が少なく、且つ、データ入
出力兼用端子の汎用のＲＡＭで構成できるパスメモリ回
路を備えたビタビ復号器を提供することにある。

【００３４】

【課題を解決するための手段】前記目的を達成するため
に、本発明のビタビ復号器は次の如き構成を有する。即
ち、本発明のビタビ復号器は、２面のＲＡＭの一方を書
き込みモードに他方を読み出しモードに交互制御しなが
ら畳み込み符号の各遷移状態の残存パスに対応する情報
信号系列を記憶するパスメモリ回路を備える時分割処理
型のビタビ復号器において； 前記パスメモリ回路は、
前記２面のＲＡＭが、それぞれの入出力端子は入出力兼
用であると共に、使用するＲＡＭの入出力ビット数で所
望される打ち切りパス長を割り算して切り上げた整数値
をＮとしたとき、前記遷移状態数のＮ倍のアドレス数を
有するものからなり； 且つ、前記２面のＲＡＭ間に設
けられ書き込みモードと読み出しモードとで切り替え制
御されて両ＲＡＭの入出力端子間の接続制御をする３ス
テートバッファと； 打ち切りパス長のビット数からな
る前記情報信号系列を２つのアドレスに分割して記憶さ
せるためのアドレス信号を発生する手段と； を備える
ことを特徴とするものである。

【００３５】

【作用】次に、前記の如く構成される本発明のビタビ復
号器の作用を説明する。例えば、Ｋ＝３、Ｒ＝１／２、
打ち切りパス長を１６としたとき、従来ではＲＡＭの１
つのアドレスに状態遷移図における各状態が保有してい
る１６ビットの情報系列を記憶していたが、本発明で
は、２つのアドレスに８ビットずつ分割して記憶する。
つまり、使用する１個のＲＡＭの入出力ビット数を８と
すれば、２面のＲＡＭは、従来ではそれぞれ２個ずつ必
要となるが、本発明ではそれぞれ１個で済むのである。
そして、本発明では、ＲＡＭは、データの入出力を兼用
の端子で行うものを使用する。

【００３６】従って、本発明によれば、パスメモリ回路
は、極めて少量の汎用ＲＡＭで構成でき、回路規模及び
コストを大幅に低減できる効果がある。

【００３７】ところで、本発明では、使用するＲＡＭの
アドレス数は、従来の回路において使用するアドレス数
の２倍必要となる。しかし、ＲＡＭの開発状況を見る
と、アドレス数は増える傾向にあるので、ＲＡＭのアド
レス数が増えることは、本発明を実施する上で全く制限
にならない。

【００３８】また、このような構成とすることにより、
従来の回路に比べてビタビ復号器で処理できる信号速度
の上限は低くなるが、移動体衛星通信システムのよう
に、低速度の信号を処理する要求が咋今増えているの
で、このことも大きな制限とはならない。

【００３９】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の一実施例に係るパスメモリ回路
（Ｋ＝３、Ｒ＝１／２、打ち切りパス長＝１６の場合）
を示す。以下、本発明に係る部分を中心に説明する。

【００４０】１／２分周器２３は、従来例回路３３と同
様の構成によって、シンボルクロック２０１から書き込
み制御信号２０４を生成する。この書き込み制御信号２
０４は、直接的に一方のＲＡＭ２１のＲ／Ｗ端子に与え
られると共に、インバータ３０を介して他方のＲＡＭ２
２のＲ／Ｗ端子と選択器（２４〜２６）の制御入力端子
と３ステイトバッファ（５４、５５）の制御入力端子に
与えられる。

【００４１】ＲＡＭ２１、同２２は、それぞれ入出力兼
用の８ビットの端子（Ｄ₀ 〜Ｄ₇ ）を有する物理的に１
個のものからなり、それらは３ステイトバッファ（５
４、５５）を介して接続してある。即ち、３ステイトバ
ッファ（５４、５５）は、書き込み制御信号２０４によ
って制御され、ＲＡＭ２１が読み出しモードの時は黒印
のバッファがＯＮし、白印のバッファがＯＦＦする。逆
に、ＲＡＭ２２が読み出しモードの時は白印のバッファ
がＯＮし、黒印のバッファがＯＦＦする。

【００４２】ここで、ＲＡＭ２１、同２２のアドレス数
は、従来例回路とは異なり、「８」である。即ち、打ち
切りパス長１６を入出力ビット数８で割った値２に状態
数４を掛けた数８である。

【００４３】従って、選択器２４と同２５とは、機能的
には従来例回路３４と同３５と同様であるが、入出力ビ
ット数が異なる。ＲＡＭのアドレス数が８であるので、
２入力１出力の各ビット数は３となっている。

【００４４】内部クロック発生器２７は、従来はシンボ
ルレイトの４倍以上の速度であったが、本発明では、状
態数のＮ倍の速度のクロックを発生する必要がある。こ
こに、Ｎは、所望される打ち切りパス長をＲＡＭの入出
力ビット数で割り算して切り上げた整数値であり、本実
施例では前記した通りＮ＝２である。従って、本実施例
における内部クロック２０５は、シンボルレイトの８倍
以上の速度のクロックということになる。

【００４５】書き込みアドレス発生器２９は、この内部
クロック２０５に従って、１シンボル間に状態数のＮ倍
の値まで順に計数するカウンタであり、１シンボルの間
で、値０から値７までを計数し、それを各シンボルにお
いて繰り返し行い、計数した各値を示す３ビットのアド
レス信号を選択器２４と同２５とに出力する。

【００４６】ここで、ＲＡＭのアドレスの割り振りは次
のようにする。０状態（０、０）が保持している情報信
号系列は、時間的に新しい８ビットを０アドレス（０、
０、０）に、古い部分を１アドレス（０、０、１）に割
り振る。同様に、１状態（０、１）には、２アドレス
（０、１、０）と３アドレス（０、１、１）とを、２状
態（１、０）には、４アドレス（１、０、０）と５アド
レス（１、０、１）とを、３状態（１、１）には、６ア
ドレス（１、１、０）と７アドレス（１、１、１）と
を、それぞれ割り振る。

【００４７】一方、読み出しアドレス発生器２８は、パ
ス選択信号２０２により制御され、書き込みアドレスが
０（０、０、０）の時は０アドレス（０、０、０）或は
４アドレス（１、０、０）を、書き込みアドレスが１
（０、０、１）の時は１アドレス（０、０、１）或は５
アドレス（１、０、１）を、書き込みアドレスが２
（０、１、０）の時は０アドレス（０、０、０）或は４
アドレス（１、０、０）を、書き込みアドレスが３
（０、１、１）の時は１アドレス（０、０、１）或は５
アドレス（１、０、１）を、書き込みアドレスが４
（１、０、０）の時は２アドレス（０、１、０）或は６
アドレス（１、１、０）を、書き込みアドレスが５
（１、０、１）の時は３アドレス（０、１、１）或は７
アドレス（１、１、１）を、書き込みアドレスが６
（１、１、０）の時は２アドレス（０、１、０）或は６
アドレス（１、１、０）を、書き込みアドレスが７
（１、１、１）の時は３アドレス（０、１、１）或は７
アドレス（１、１、１）を、それぞれ出力する。

【００４８】このような値を出力する回路は、例えば次
のように構成できる。書き込みアドレス発生器２９と同
様なカウンタ（０から７まで計数するカウンタ）を設置
して、出力する読み出しアドレスとして、その計数値の
ＬＳＢをＬＳＢとし、ＭＳＢを２番目のビットとし、パ
ス選択信号２０２をＭＳＢとする。この時、パス選択信
号２０２は、ＡＣＳ回路において、「“０”の時は番号
の若い状態を選択することを示し、“１”の時はその逆
を示す」ように生成される。なお、パス選択信号２０２
における１状態分のパス選択情報は、ＲＡＭ２１、同２
２が２アドレス分、書き込み、読み出しをする間保持し
ていなくてはならないので、ＡＣＳ回路は、内部クロッ
ク２０５の１／２の速度で動作する必要がある。

【００４９】選択器２６は、従来例回路３６と同じ構成
で、ＲＡＭから読み出された情報ビットを出力する。こ
こで、ＲＡＭでは、ある状態の保持している情報系列の
新しい部分の８ビットが偶数アドレスに記憶され、古い
８ビットが奇数アドレスに記憶されているので、選択器
２６は書き込みアドレスが奇数の時に時分割復号データ
候補ビット２０３を出力するが、偶数の時には次のアド
レスに書き込むべき情報ビットを出力することになる。
そこで、この「次のアドレスに書き込むべき情報ビッ
ト」を１クロック間保持するためフリップフロップ１８
を設置してある。このフリップフロップ１８の出力は選
択器１９の一方の入力となっている。

【００５０】選択器１９では、他方の入力に書き込みア
ドレス信号の第２ビット（セカンドビット）が与えら
れ、書き込みアドレス信号の最下位ビットＬＳＢを制御
信号として、２入力の何れか一方をＲＡＭの第１入力端
子Ｉ₀ に出力する。これにより、ＲＡＭの第１入力端子
Ｉ₀ には、偶数アドレス時では各状態における最新情報
ビットが書き込まれ、奇数アドレス時ではフリップフロ
ップ１８に保持されている情報ビットが書き込まれる。

【００５１】

【発明の効果】以上説明したように、本発明の時分割処
理型のビタビ復号器によれば、パスメモリ回路は、極め
て少量の汎用ＲＡＭで構成できるので、回路規模及びコ
ストを大幅に低減できる効果がある。

【図面の簡単な説明】

【図１】本発明の時分割処理型のビタビ復号器で用いる
パスメモリ回路の一例を示す構成ブロック図である。

【図２】符号化器の構成例を示す回路図である。

【図３】図２に示す符号化器の状態遷移図である。

【図４】時分割処理型でないビタビ復号器の一般的な構
成ブロック図である。

【図５】時分割処理型のビタビ復号器で用いられる従来
のパスメモリ回路の一例を示す構成ブロック図である。

【符号の説明】

１８ フリップフロップ １９ 選択器 ２１ ＲＡＭ ２２ ＲＡＭ ２３ １／２分周器 ２４ 選択器 ２５ 選択器 ２６ 選択器 ２７ 内部クロック発生器 ２８ 読み出しアドレス発生器 ２９ 書き込みアドレス発生器 ３０ インバータ ５４ ３ステイトバッファ ５５ ３ステイトバッファ ２０１ シンボルクロック ２０２ パス選択信号 ２０３ 時分割復号データ候補ビット ２０４ 書き込み制御信号 ２０５ 内部クロック

Claims (1)

1. 【特許請求の範囲】 【請求項１】 ２面のＲＡＭの一方を書き込みモードに
   他方を読み出しモードに交互制御しながら畳み込み符号
   の各遷移状態の残存パスに対応する情報信号系列を記憶
   するパスメモリ回路を備える時分割処理型のビタビ復号
   器において；前記パスメモリ回路は、前記２面のＲＡＭ
   が、それぞれの入出力端子は入出力兼用であると共に、
   使用するＲＡＭの入出力ビット数で所望される打ち切り
   パス長を割り算して切り上げた整数値をＮとしたとき、
   前記遷移状態数のＮ倍のアドレス数を有するものからな
   り； 且つ、前記２面のＲＡＭ間に設けられ書き込みモ
   ードと読み出しモードとで切り替え制御されて両ＲＡＭ
   の入出力端子間の接続制御をする３ステートバッファ
   と； 打ち切りパス長のビット数からなる前記情報信号
   系列を２つのアドレスに分割して記憶させるためのアド
   レス信号を発生する手段と； を備えることを特徴とす
   るビタビ復号器。