JPH0537544A

JPH0537544A - ヘツダエラーチエツク装置及びａｔｍセル監視装置

Info

Publication number: JPH0537544A
Application number: JP4006024A
Authority: JP
Inventors: Hiroshi Yamashita; 廣山下; Takashi Miyazono; 貴志宮園
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1991-01-16
Filing date: 1992-01-16
Publication date: 1993-02-12

Abstract

(57)【要約】【目的】第１乃至第Ｐのヘッダブロック（各ヘッダブ
ロックは第１乃至第ＮのＡＴＭセルヘッダユニットを持
つ）と、ヘッダエラーチェック（ＨＥＣ）ブロック（Ｈ
ＥＣブロックは第１乃至第ＮのＡＴＭセルＨＥＣユニッ
トを持つ）とを、備えたヘッダパートを含むＳＴＭ信号
Ｓを受け、ヘッダパートのヘッダエラーをチェックする
コンパクトな装置を提供する。【構成】制御信号が第ｐ（ｐは１〜Ｐの間で可変な自
然数）のヘッダブロックの第ｎ（ｎは１〜Ｎの間で可変
な自然数）のＡＴＭセルヘッダユニット及び第ｎのＡＴ
ＭセルＨＥＣユニットを指示した時、第ｐのヘッダブロ
ックの第ｎのＡＴＭセルヘッダユニット及び第ｎのＡＴ
ＭセルＨＥＣユニットに関してヘッダエラーをチェック
する単一エラーチェック部３３、３５、３７を有する。
制御信号発生部１５は、第１乃至第Ｐのヘッダブロック
の第１乃至第ＮのＡＴＭセルヘッダユニットを連続的に
指示し、続いて、第１乃至第ＮのＡＴＭセルＨＥＣユニ
ットを連続的に指示する制御信号を発生する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＳＴＭ（synchronous
transfer mode:同期転送モード）信号に使用されるＡＴ
Ｍ（asynchronous transfer mode: 非同期転送モード）
セルを監視するＡＴＭセル監視装置に関し、ＡＴＭセル
におけるヘッダエラーをチェックするヘッダエラーチェ
ック装置に関する。

【０００２】

【従来の技術】ＡＴＭセルは、ＳＴＭ（同期転送モー
ド）においてＳＴＭ信号として伝送される。ＳＴＭ（同
期転送モード）は種々のレベルで使用される。ＳＴＭ信
号は、レベルＭ（Ｍは予め定められた自然数）で伝送さ
れる時、ＳＴＭ−Ｍ信号と呼ばれる。ＳＴＭ−１信号
は、155.52Mbit/sのビットレートで送信され、2,016 個
の電話チャンネルを含む。ＳＴＭ−４信号は、662.08Mb
it/sのビットレートで送信され、8,064 個の電話チャン
ネルを含む。ＳＴＭ−１６信号は、2,488.32Mbit/sのビ
ットレートで送信され、32,256個の電話チャンネルを含
む。

【０００３】後に詳述するように、種々のヘッダエラー
チェック装置が既に知られている。そのようなヘッダエ
ラーチェック装置は、ヘッダパートを有するＳＴＭ信号
を受信するデータ入力端子を持っている。ヘッダエラー
チェック装置は、ヘッダパートにおけるヘッダエラーを
チェックするものである。ヘッダパートは第１乃至第Ｐ
（Ｐは第１の所定の自然数）のヘッダブロックとヘッダ
エラーチェックブロックとを有する。ヘッダブロックの
各々は第１乃至第Ｎ（Ｎは第２の所定の自然数）のＡＴ
Ｍセルヘッダユニットを有し、ヘッダエラーチェックブ
ロックは第１乃至第ＮのＡＴＭセルヘッダエラーチェッ
クユニットを有する。第１乃至第Ｐのヘッダブロックの
第１のＡＴＭセルヘッダユニットと、第１のＡＴＭセル
ヘッダエラーチェックユニットは、第１のＡＴＭセルの
ヘッダを構成する。同様に、第１乃至第Ｐのヘッダブロ
ックの第ＮのＡＴＭセルヘッダユニットと、第ＮのＡＴ
Ｍセルヘッダエラーチェックユニットは、第ＮのＡＴＭ
セルのヘッダを構成する。第１乃至第ＮのＡＴＭセルヘ
ッダユニット及び第１乃至第ＮのＡＴＭセルヘッダエラ
ーチェックユニットの各々は、所定のビット間隔で第３
の所定の自然数のビットを有する。

【０００４】ヘッダエラーチェック装置は、データ入力
端子に接続され、制御信号を発生する制御信号発生部を
含む。制御信号発生部は、例えば、ＳＤＨ(synchronous
digital hierachy)終端部である。従来のヘッダエラー
チェック装置では、第１乃至第Ｎの制御信号を含む。第
ｎの制御信号は、ヘッダブロックの各々の第ｎのＡＴＭ
セルヘッダユニットのビット及び第ｎのＡＴＭセルヘッ
ダエラーチェックユニットを連続的に指示する。ここ
で、ｎは１以上〜Ｎ以下の間で可変である。

【０００５】従来のヘッダエラーチェック装置の一つに
おいては、第ｎのシリアルパラレル変換器は、第ｎの制
御信号によって制御され、第１乃至第Ｐのヘッダブロッ
クの第ｎのＡＴＭセルヘッダユニット及び第ｎのＡＴＭ
セルヘッダエラーチェックユニットの各々を、第ｎのビ
ットパラレル信号に変換する。第ｎの巡回冗長チェック
（ＣＲＣ）回路は、第ｎのビットパラレル信号について
巡回冗長チェックを行い、ヘッダブロックの第ｎのＡＴ
Ｍセルヘッダユニットにおけるヘッダエラーをチェック
する。

【０００６】従来のヘッダエラーチェック装置のもう一
つにおいては、第ｎの巡回冗長チェック（ＣＲＣ）回路
は、第ｎの制御信号によって制御され、ＳＴＭ信号の第
ｎのＡＴＭセルヘッダユニットの各々について巡回冗長
チェックを行い、ヘッダブロックの第ｎのＡＴＭセルヘ
ッダユニットにおけるヘッダエラーをチェックする。

【０００７】

【発明が解決しようとする課題】ここで、ｎが１とＮと
の間で可変なことから、このような従来のヘッダエラー
チェック装置が、第１乃至第Ｎの巡回冗長チェック回路
を含むことは明らかであろう。従って、従来のヘッダエ
ラーチェック装置は大型で高価なものとなる。

【０００８】従来のヘッダエラーチェック装置は、第１
乃至第ＮのＡＴＭセルヘッダユニットを用いて、ＳＴＭ
信号のヘッダパートにおけるヘッダエラーをチェックす
ることによって、第１乃至第ＮのＡＴＭセルのヘッダに
おけるヘッダエラーをチェックすることができるので、
ヘッダエラーチェック装置がＡＴＭセルを監視する装置
であると理解ができる。しかしながら、従来のヘッダエ
ラーチェック装置は、ＡＴＭセルのヘッダと共にＡＴＭ
セルを構成するＡＴＭセルの情報フィールドにおける情
報エラーはチェックすることができない。

【０００９】従って、本発明の課題は、コンパクトで安
価なヘッダエラーチェック装置を提供することにある。

【００１０】本発明のもう一つの課題は、ＡＴＭセルの
ヘッダにおけるヘッダエラーのみならずＡＴＭセルの情
報フィールドにおける情報エラーをもチェックすること
ができるＡＴＭセル監視装置を提供することにある。

【００１１】

【課題を解決するための手段】本発明の一態様によれ
ば、ヘッダパートを有するＳＴＭ信号を受信するデータ
入力端子を持ち、前記ヘッダパートにおけるヘッダエラ
ーをチェックするヘッダエラーチェック装置であって、
前記ヘッダパートは第１乃至第Ｐ（Ｐは第１の所定の自
然数）のヘッダブロックとヘッダエラーチェックブロッ
クとを有し、前記ヘッダブロックの各々は第１乃至第Ｎ
（Ｎは第２の所定の自然数）のＡＴＭセルヘッダユニッ
トを有し、前記ヘッダエラーチェックブロックは第１乃
至第ＮのＡＴＭセルヘッダエラーチェックユニットを有
し、前記データ入力端子に接続され、前記第１乃至前記
第Ｐのヘッダブロックの前記第１乃至前記第ＮのＡＴＭ
セルヘッダユニットを連続的に指示し、続いて、前記第
１乃至前記第ＮのＡＴＭセルヘッダエラーチェックユニ
ットを連続的に指示する制御信号を発生する制御信号発
生部を含む前記ヘッダエラーチェック装置において、前
記データ入力端子及び前記制御信号発生部に接続され、
前記制御信号が第ｐ（ｐは１以上〜Ｐ以下の間で可変な
自然数）のヘッダブロックの第ｎ（ｎは１以上〜Ｎ以下
の間で可変な自然数）のＡＴＭセルヘッダユニット及び
第ｎのＡＴＭセルヘッダエラーチェックユニットを指示
した時、前記第ｐのヘッダブロックの前記第ｎのＡＴＭ
セルヘッダユニット及び前記第ｎのＡＴＭセルヘッダエ
ラーチェックユニットに関して前記ヘッダエラーをチェ
ックする単一エラーチェック部を有することを特徴とす
るヘッダエラーチェック装置が得られる。

【００１２】本発明のもう一つの態様によれば、システ
ム入力ＡＴＭセルを受けるシステム入力端子と、システ
ム出力端子とを、有するＡＴＭセル伝送システムに組み
合わされて使用されるＡＴＭセル監視装置であって、前
記ＡＴＭセル伝送システムは、前記システム入力ＡＴＭ
セルをそのまま前記システム出力端子に伝送し、前記シ
ステム入力ＡＴＭセルをシステム出力ＡＴＭセルとして
出力するものであり、前記ＡＴＭセル伝送システムを監
視し、前記システム出力ＡＴＭセルにおけるエラーをチ
ェックする前記ＡＴＭセル監視装置において、所定数の
バイトからなる原ＡＴＭセルを受け、該原ＡＴＭセル
を、前記所定数のバイトとそれに付加された一つの空き
バイトとからなる第１の変換されたＡＴＭセルに変換す
る第１のフォーマット変換器と；前記第１のフォーマッ
ト変換器に接続され、前記第１の変換されたＡＴＭセル
における前記所定数のバイトにおける第１のエラーをチ
ェックし、第１のエラー訂正符号を出力する第１のエラ
ーチェック回路と；前記ＡＴＭセル伝送システムの前記
システム入力端子と、前記第１のフォーマット変換器
と、前記第１のエラーチェック回路とに接続され、前記
第１のエラー訂正符号を前記第１の変換されたＡＴＭセ
ルの前記空きバイトに挿入して、満たされたＡＴＭセル
とし、該満たされたフルＡＴＭセルを前記システム入力
ＡＴＭセルとして前記システム入力端子に送出する結合
器と；前記ＡＴＭセル伝送システムの前記システム出力
端子に接続され、前記システム出力ＡＴＭセルにおける
前記所定数のバイトにおける第２のエラーをチェック
し、第２のエラー訂正符号を出力する第２のエラーチェ
ック回路と；前記ＡＴＭセル伝送システムの前記システ
ム出力端子と前記第２のエラーチェック回路とに接続さ
れ、前記システム出力ＡＴＭセルに含まれている前記第
１のエラー訂正符号を前記第２のエラー訂正符号に比較
し、比較結果を出力する比較器と；を有することを特徴
とするＡＴＭセル監視装置が得られる。

【００１３】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００１４】まず、図６を参照して、本発明のより良き
理解のために、従来のヘッダエラーチェック装置を説明
する。このヘッダエラーチェック装置は、上述したレベ
ルＭのＳＴＭ信号Ｓを受信するデータ入力端子１２と、
第１乃至第Ｎの結果出力端子１３（１）、１３（２）、
…、及び１３（Ｎ）とを持っている。結果出力端子は、
全体的に見た時、添字を省略して参照符号１３で指定さ
れるものとする。結果出力端子１３のある一つに着目し
た時、その結果出力端子１３は第ｎの結果出力端子と呼
ばれ、参照符号１３（ｎ）で指定されるものとする。こ
れは、本明細書において使用される他の参照符号にも適
用される。

【００１５】図７を参照して、ＳＴＭ信号Ｓは、図７の
第１ラインに示すように、公知のセクションオーバヘッ
ドＳＯＨとバーチャルコンテナＶＣとを含む。バーチャ
ルコンテナＶＣは、公知のパスオーバヘッドＰＯＨと、
ヘッダパートＨＰ及び情報パートＩＰを有するペイロー
ドとを有する。パスオーバヘッドＰＯＨは、ＳＴＭ信号
Ｓにおいて、セクションオーバヘッドＳＯＨに続く。ヘ
ッダパートＨＰは、ＳＴＭ信号Ｓにおいて、パスオーバ
ヘッドＰＯＨに続く。情報パートＩＰは、ヘッダパート
ＨＰに続き、第１乃至第Ｊ（Ｊは予め定められた正の整
数）の情報ブロック（図示せず）を有し、情報ブロック
の各々は、第１乃至第ＮのＡＴＭ情報ユニット（図示せ
ず）を有する。本ヘッダエラーチェック装置は、ヘッダ
パートＨＰにおけるヘッダエラーをチェックするための
ものである。

【００１６】図７の第２ラインに示すように、ヘッダパ
ートＨＰは、第１乃至第Ｐ（Ｐは第１の所定の自然数）
のヘッダブロックとヘッダエラーチェック（ＨＥＣ）ブ
ロックとを有する。ヘッダブロックの各々は、第１乃至
第Ｎ（Ｎは第２の所定の自然数）のＡＴＭセルヘッダユ
ニット（これらは、“第１乃至第Ｎのヘッダユニット”
と省略して示されている。）を有する。ヘッダエラーチ
ェック（ＨＥＣ）ブロックは、第１乃至第ＮのＡＴＭセ
ルヘッダエラーチェックユニット（これらは、“第１乃
至第ＮのＨＥＣユニット”と省略して示されている。）
を有する。第１乃至第ＮのＡＴＭセルヘッダユニット及
び第１乃至第ＮのＡＴＭセルヘッダエラーチェックユニ
ットの各々は、所定のビット間隔で第３の所定の自然数
Ｑ分のビットを有する。

【００１７】ここで、第１の所定の自然数Ｐが４に等し
く、第２の所定の自然数Ｎが特別の値を持たないと仮定
する。一般に、第３の所定の自然数Ｑは典型的には８に
等しい。即ち、ＡＴＭセルヘッダユニット及びＡＴＭセ
ルヘッダエラーチェックユニットの各々は、一バイト
長，即ち８ビット長を有する。詳細には、第１のヘッダ
ブロックの第１のＡＴＭセルヘッダユニットのビット
は、Ａ（１），…，及びＡ（８）で示されている。第２
のヘッダブロックの第１のＡＴＭセルヘッダユニットの
ビットは、Ａ（９），…，及びＡ（１６）で示される。
同様に、第１のヘッダブロックの第２のＡＴＭセルヘッ
ダユニットのビットは、Ｂ（１），…，及びＢ（８）で
示される。

【００１８】ここで、第２の所定の自然数Ｎが４に等し
いと仮定すると、第Ｐのヘッダブロックの第ＮのＡＴＭ
セルヘッダユニットのビットは、Ｎ（２５），…，及び
Ｎ（３２）で示される。第１のＡＴＭセルヘッダエラー
チェックユニットのビットは、ＡＨ（１），…，及びＡ
Ｈ（８）で示される。第２のＡＴＭセルヘッダエラーチ
ェックユニットのビットは、ＢＨ（１），…，及びＢＨ
（８）で示される。第ＮのＡＴＭセルヘッダエラーチェ
ックユニットのビットは、ＮＨ（８）で終わる。このよ
うに、第２の所定の自然数Ｎは多重度を示している。

【００１９】図８を参照すると、第１乃至第ＮのＡＴＭ
セルの一つは、５３バイトを有する。図示のＡＴＭセル
は、第ｎのＡＴＭセルと呼ばれる。ここで、ｎは上述の
ように１以上〜Ｎ以下の間で可変な自然数である。第１
乃至第５のバイトは、第ｎのＡＴＭセルのヘッダと呼ば
れ、第６乃至第５３（即ち、４８個）のバイトは、第ｎ
のＡＴＭセルの情報フィールドと呼ばれる。図示の情報
フィールドにおいては、前述の予め定められた正の整数
Ｊは４８に等しい。

【００２０】図８に加えて図７も参照して、第１乃至第
４のバイトは、第１乃至第４（第Ｐ）のヘッダブロック
の第ｎのＡＴＭセルヘッダユニットを表す。換言すれ
ば、第ｎのＡＴＭセルヘッダユニットは第ｐのバイトと
して示され、ｐは１以上〜Ｎ以下の間で可変である。詳
細には、第ｐのヘッダブロックは、第１乃至第ＮのＡＴ
Ｍセルの第ｐのバイトで、第１乃至第ＮのＡＴＭセルヘ
ッダユニットからなる。図８の第５のバイトは第ｎのＡ
ＴＭセルヘッダエラーチェックユニットである。このよ
うに、ＳＴＭ信号ＳのヘッダパートＨＰは、第１乃至第
ＮのＡＴＭセルのヘッダを含む。同様に、ＳＴＭ信号Ｓ
の情報パートＩＰは、第１乃至第ＮのＡＴＭセルの情報
フィールドを含む。

【００２１】図７において、第１乃至第Ｐのヘッダブロ
ックの第ｎのＡＴＭセルヘッダユニットに着目して、第
１乃至第Ｐのヘッダブロックの第ｎのＡＴＭセルヘッダ
ユニットを、第（１，ｎ）、第（２，ｎ）、…、及び第
（Ｐ，ｎ）のＡＴＭセルヘッダと呼ぶことが可能であ
る。第１乃至第Ｐのヘッダブロックにおける第ｐのヘッ
ダブロックにおいて、第ｎのＡＴＭセルヘッダユニット
を、第（ｐ，ｎ）のＡＴＭセルヘッダと呼ぶ。

【００２２】図７を参照しながら図６に戻って、本ヘッ
ダエラーチェック装置は、データ入力端子１２に接続さ
れたＳＤＨ(synchronous digital hierachy)終端部１５
を有する。ＳＤＨ終端部１５は、セクションオーバヘッ
ドＳＯＨとパスオーバヘッドＰＯＨに応答して、第１乃
至第Ｎのビット及びユニット制御信号Ｃ（１）、Ｃ
（２）、…、及びＣ（Ｎ）を発生する。図７の第３及び
第４ラインに示された第１及び第２のビット及びユニッ
ト制御信号Ｃ（１）及びＣ（２）から明らかなように、
第ｎのビット及びユニット制御信号Ｃ（ｎ）は、第１乃
至第Ｐのヘッダブロックの第ｎのＡＴＭセルヘッダユニ
ットのビット及び第ｎのＡＴＭセルヘッダエラーチェッ
クユニットのビットを指示する。

【００２３】第１乃至第Ｎのシリアルパラレル（Ｓ／
Ｐ）変換器１７（１）、１７（２）、及び１７（Ｎ）
は、データ入力端子１２に接続され、ＳＤＨ終端部１５
から第１乃至第Ｎのビット及びユニット制御信号Ｃ（添
字略）を受けるクロック端子ＣＫを持つ。第１乃至第Ｎ
のシリアルパラレル変換器１７（添字略）の第ｎのシリ
アルパラレル変換器１７（ｎ）は、ＳＴＭ信号Ｓのヘッ
ダパートＨＰを第ｎのビットパラレル信号に変換する。
図７の第５ラインに（１７）として第１のビットパラレ
ル信号が示されているように、第１乃至第Ｐ（第４）の
ヘッダブロックの第１のＡＴＭセルヘッダユニットのビ
ットＡ（１）〜Ａ（３２）及び第１のＡＴＭセルヘッダ
エラーチェックユニットのビットＡＨ（１）〜ＡＨ
（８）が第１のビット及びユニット制御信号Ｃ（１）の
終了時に現れる。

【００２４】第１乃至第Ｎの巡回冗長チェック（ＣＲ
Ｃ）回路１９（１）、１９（２）、…、及び１９（Ｎ）
は、第１乃至第Ｎのシリアルパラレル変換器１７（添字
略）から第１乃至第Ｎのビットパラレル信号を受ける。
第１乃至第Ｎの巡回冗長チェック回路１９（添字略）の
第ｎの巡回冗長チェック回路１９（ｎ）は、第ｎのビッ
トパラレル信号について巡回冗長チェックを行い、ヘッ
ダエラーが検出された時ハイレベルで、ヘッダエラーが
検出されなかった時ローレベルで、第ｎのチェック結果
を表す第ｎのチェック結果信号を出力する。図７の第６
ラインに（１９）として第１のチェック結果信号が示さ
れているように、第ｎのチェック結果信号は、第１乃至
第Ｐのヘッダブロックの第ｎのＡＴＭセルヘッダユニッ
トにおいてヘッダエラーが検出されなかった時に、ロー
レベルを持つ。このようにして、第１乃至第Ｎの巡回冗
長チェック回路１９は、第１乃至第Ｎのチェック結果信
号を第１乃至第Ｎの結果出力端子１３に出力する。

【００２５】次に、図９及び図１０を参照して、従来の
ヘッダエラーチェック装置のもう一つについて説明す
る。このヘッダエラーチェック装置において、上述と同
じ部分には同じ参照符号が付されている。データ入力端
子１２は、ＳＴＭ信号ＳのヘッダパートＨＰを受ける。
図９には示されていないが、ＳＤＨ終端部１５（図６）
は第１乃至第Ｎのビット及びユニット制御信号Ｃを発生
する。ＳＤＨ終端部１５は、更に、第１乃至第ＮのＡＴ
Ｍセルヘッダエラーチェックユニット信号Ｔ（１）、Ｔ
（２）、…、及びＴ（Ｎ）を選択的に発生する。ここで
は、第１乃至第ＮのＡＴＭセルヘッダエラーチェックユ
ニット信号Ｔ（添字略）は、第１乃至第Ｎの選択信号と
呼ばれる。第１乃至第Ｎのビット及びユニット制御信号
Ｃは簡略化して第１乃至第Ｎの制御信号と呼ばれる。第
１乃至第Ｎの制御信号Ｃは、第１乃至第Ｎの制御入力端
子２１（１）、２１（２）、…、及び２１（Ｎ）、即ち
２１、に供給され、第１乃至第Ｎの選択信号Ｔは、第１
乃至第Ｎの選択入力端子２３（１）、２３（２）、…、
及び２３（Ｎ）、即ち２３、に与えられる。

【００２６】図１０において、ＳＴＭ信号Ｓのヘッダパ
ートＨＰが第１ラインに示され、これは図６及び図７を
参照して述べられたものと同じである。図１０の第２及
び第３ラインに示された第１及び第２のビット及びユニ
ット制御信号Ｃ（１）及びＣ（２）から明らかなよう
に、第ｎのビット及びユニット制御信号Ｃ（ｎ）は、図
６及び図７を参照して述べられたものと同様に、第１乃
至第Ｐのヘッダブロックの第ｎのＡＴＭセルヘッダユニ
ットのビット及び第ｎのＡＴＭセルヘッダエラーチェッ
クユニットのビットを指示する。図１０の第４ラインに
（Ｔ（１））として示された第１の選択信号Ｔ（１）か
ら明らかなように、第ｎの選択信号Ｔ（ｎ）は、第ｎの
ＡＴＭセルヘッダエラーチェックユニットを選択的に指
示する。

【００２７】第１乃至第Ｎの巡回冗長チェック（ＣＲ
Ｃ）回路１９は、図６のようにシリアルパラレル変換器
１７を介さずに、データ入力端子１２に直接接続され
る。第ｎの巡回冗長チェック回路１９は、第ｎの制御入
力端子２１（ｎ）に更に接続され、第ｎの制御信号Ｃ
（ｎ）が第ｎの制御入力端子２１（ｎ）に供給される。
第ｎの巡回冗長チェック回路１９は、第ｎの制御信号Ｃ
（ｎ）によってＳＴＭ信号Ｓから選択された、第１乃至
第Ｐのヘッダブロックの第ｎのＡＴＭセルヘッダエラー
チェックユニットについて、巡回冗長チェックを行い、
第ｎの結果を表す第ｎの結果信号を出力する。詳しく
は、第１乃至第Ｎの巡回冗長チェック回路１９（１）〜
１９（Ｎ）は、第１乃至第Ｎの結果を表す第１乃至第Ｎ
の結果信号を、それぞれ出力する。第ｎの結果信号は、
図６及び図７の場合のようにハイ或いはローレベルを持
っておらず、第３の所定の自然数Ｑに等しい数の更新チ
ェックビットからなる第ｎの更新ＡＴＭセルヘッダエラ
ーチェックユニットを表している。第ｎの更新ＡＴＭセ
ルヘッダエラーチェックユニットの更新チェックビット
は、典型的には、第１乃至第Ｐのヘッダブロックの第ｎ
のＡＴＭセルヘッダユニットを生成多項式で割算して得
られた余りを、エラー訂正符号として表すものである。

【００２８】図１０の第５ラインに（１９（１））とし
て示された第１の結果信号から明らかなように、第ｎの
更新ＡＴＭセルヘッダエラーチェックユニットは、更新
ビットＡｈ（１）〜Ａｈ（８）からなる。他方、データ
入力端子１２で受信されたＳＴＭ信号に含まれるＡＴＭ
セルヘッダエラーチェックユニットは原ＡＴＭセルヘッ
ダエラーチェックユニットと呼び、原ＡＴＭセルヘッダ
エラーチェックユニットのビットは原ビットと呼ぶこと
にする。

【００２９】第１乃至第Ｎのセレクタ或いはスイッチ２
５（１）、２５（１）、…、及び２５（Ｎ）は、第１の
セレクタ２５（１）がデータ入力端子１２に接続され、
且つ、第Ｎのセレクタ２５（Ｎ）がデータ出力端子２７
に接続された状態に、縦続接続されている。第ｎのセレ
クタ２５（ｎ）は、第ｎの巡回冗長チェック回路１９
（ｎ）から第ｎの結果信号を受ける。第ｎのセレクタ２
５（ｎ）は、第ｎの選択入力端子２３（ｎ）から受けた
第ｎの選択信号によって制御されて、第ｎの更新ＡＴＭ
セルヘッダエラーチェックユニットを、データ入力端子
１２から供給されたＳＴＭ信号に含まれる原ＡＴＭセル
ヘッダエラーチェックユニットの代りに挿入する。第Ｎ
のセレクタ２５（Ｎ）は、それ故、ヘッダエラーチェッ
クブロックが更新ヘッダエラーチェックブロックに立て
直されたＳＴＭ信号を、データ出力端子２７に、データ
出力信号として供給する。

【００３０】図６乃至図１０を回顧すると、従来のヘッ
ダエラーチェック装置は、第２の所定の自然数（即ち多
重度）Ｎが増大すると、多数の巡回冗長チェック回路１
９が必要になる。図６の従来のヘッダエラーチェック装
置は、そのうえに、多数のシリアルパラレル変換器１７
が必要になり、図９の従来のヘッダエラーチェック装置
は、そのうえに、多数のセレクタ２５が必要になる。そ
の結果、従来の装置は大型で高価なものとなる。

【００３１】次に、図１及び図２を参照して、本発明の
一実施例によるヘッダエラーチェック装置を説明する。
図１において、上述と同じ部分には同じ参照符号が付さ
れている。図６及び図９と同様に、データ入力端子１２
は原ＳＴＭ信号Ｓを受ける。このヘッダエラーチェック
装置は単一のデータ出力端子３１を持っている。ＳＤＨ
終端部１５は、データ入力端子１２から受信した原ＳＴ
Ｍ信号Ｓによって搬送されたパスオーバヘッド及びセク
ションオーバヘッドを受け、ビット制御信号Ｃ（ａ）及
びユニット制御信号Ｃ（ｂ）を発生する。

【００３２】図２の第１ラインに示すように、原ＳＴＭ
信号Ｓは図６乃至図１０を参照して説明したものと同じ
である。図２の第２ラインに示すように、ビット制御信
号Ｃ（ａ）は第１乃至第Ｐのヘッダブロックの第１乃至
第ＮのＡＴＭセルヘッダユニットのビット及び第１乃至
第ＮのＡＴＭセルヘッダエラーチェックユニットのビッ
トを指示する。図２の第３ラインにパルスで示すよう
に、ユニット制御信号Ｃ（ｂ）は第１乃至第Ｐのヘッダ
ブロックの第１乃至第ＮのＡＴＭセルヘッダユニットを
連続的に指示し、続いて、第１乃至第ＮのＡＴＭセルヘ
ッダエラーチェックユニットを連続的に指示する。

【００３３】シリアルパラレル（Ｓ／Ｐ）変換器３３
は、データ入力端子１２から受信した原ＳＴＭ信号Ｓを
受け、且つ、ＳＤＨ終端部１５から受けたビット制御信
号Ｃ（ａ）及びユニット制御信号Ｃ（ｂ）によって制御
される。シリアルパラレル変換器３３は、ユニット制御
信号Ｃ（ｂ）が第（ｐ，ｎ）のＡＴＭセルヘッダユニッ
ト（即ち、第ｐのヘッダブロックの第ｎのＡＴＭセルヘ
ッダユニット）を指示している時にビット制御信号Ｃ
（ａ）によって制御されて、第０のビットパラレル信号
を発生する。第０のビットパラレル信号は、ユニット制
御信号Ｃ（ｂ）が第ｎのＡＴＭセルヘッダエラーチェッ
クユニットを指示している時、第（ｐ，ｎ）のＡＴＭセ
ルヘッダユニット及び続いて第ｎのＡＴＭセルヘッダエ
ラーチェックユニットをビットパラレルに表す信号であ
る。

【００３４】第１乃至第Ｐの遅延回路３５（１）、３５
（２）、及び３５（Ｐ）は、シリアルパラレル変換器３
３に縦続接続される。第１乃至第Ｐの遅延回路３５（添
字略）は、各遅延回路がＳＤＨ終端部１５からユニット
制御信号Ｃ（ｂ）を供給された状態で、第１乃至第Ｎの
ビットパラレル信号を発生する。このようにして、第ｐ
の遅延回路３５（ｐ）は、第（ｐ−１）のビットパラレ
ル信号に第３の所定の自然数ＱのＮ倍に等しい数ＮＱの
ビット間隔の遅延を与えることによって、第ｐのビット
パラレル信号を発生する。ｐが１に等しい時、第（ｐ−
１）のビットパラレル信号は第０のビットパラレル信号
である。

【００３５】ユニット制御信号Ｃ（ｂ）が第ｎのＡＴＭ
セルヘッダエラーチェックユニットを指示する時、第１
乃至第Ｐのビットパラレル信号は、第１乃至第Ｐのヘッ
ダブロックの第ｎのＡＴＭセルヘッダユニットを、ビッ
トパラレルに、表している。この時点では、第０のビッ
トパラレル信号は、第ｎのＡＴＭセルヘッダエラーユニ
ットをビットパラレルに表している。

【００３６】図１及び図２において、第１の所定の自然
数Ｐが４に等しいと仮定すると、遅延回路３５は、連続
的に、参照符号３５（１）、３５（２）、３５（３）、
及び３５（４）で表すことができる。図２の第４ライン
に（３５（４））として示されるように、第４のビット
パラレル信号は、ユニット制御信号Ｃ（ｂ）が第１のＡ
ＴＭセルヘッダエラーチェックユニットを示した後の時
点で、第１のヘッダブロックの第１のＡＴＭセルヘッダ
ユニットのビットＡ（１）〜Ａ（８）を表し、図２の第
５６ラインに（３５（３））として示されるように、第
３のビットパラレル信号は、上記時点で、第２のヘッダ
ブロックの第１のＡＴＭセルヘッダユニットのビットＡ
（９）〜Ａ（１６）を表す。同様に、第２及び第１のビ
ットパラレル信号は、上記時点で、第３及び第４のヘッ
ダブロックの第１のＡＴＭセルヘッダユニットのビット
Ａ（１７）〜Ａ（３２）を表す。図２の第６ラインに
（３３）として示されるように、第０のビットパラレル
信号は、上記時点で、第１のヘッダブロックの第１のＡ
ＴＭセルヘッダユニットのビットＡＨ（１）〜ＡＨ
（８）を表す。ここで、一般に、第ｐのビットパラレル
信号は、ユニット制御信号Ｃ（ｂ）が第ｎのＡＴＭセル
ヘッダエラーチェックユニットを指示する時、（Ｐ−
（ｐ−１））のヘッダブロックの第ｎのＡＴＭセルヘッ
ダユニットのビットを表す。

【００３７】図１において、単一巡回冗長チェック（Ｃ
ＲＣ）回路３７は、第０乃至第Ｐのビットパラレル信号
をシリアルパラレル変換器３３及び第１乃至第Ｐの遅延
回路３５から受ける。巡回冗長チェック回路３７は、第
１乃至第Ｐのヘッダブロックの第ｎのＡＴＭセルヘッダ
ユニットと第ｎのＡＴＭセルヘッダエラーチェックユニ
ットとに関する第０乃第Ｐのビットパラレル信号につい
て巡回冗長チェックを行い、第１乃至第Ｎのチェック結
果の中の第ｎのチェック結果を表す第ｎのチェック結果
信号を出力する。第１乃至第Ｎのチェック結果は、ユニ
ット制御信号Ｃ（ｂ）が第１乃至第ＮのＡＴＭセルヘッ
ダエラーチェックユニットを連続的に指示する時に第１
乃至第Ｎのチェック結果信号によって連続的に表される
ものである。

【００３８】図２の第７ラインに（３７）として示され
るように、第１のチェック結果信号は図６及び図７を参
照して説明したように、ハイ及びローレベルを持つ。第
１乃至第Ｐのヘッダブロックの第ｎのＡＴＭセルヘッダ
ユニットにおいてヘッダエラーが検出されなかった時、
第ｎのチェック結果信号はローレベルを持つ。具体的に
は、巡回冗長チェック回路３７は、第１乃至第Ｐのヘッ
ダブロックの第ｎのＡＴＭセルヘッダユニットと第ｎの
ＡＴＭセルヘッダエラーチェックユニットとの組合わせ
を生成多項式で割算し、余りが無ければ、即ち、余りが
０なら、ローレベルを持つ第ｎのチェック結果信号を出
力し、余りが有れば、ハイレベルを持つ第ｎのチェック
結果信号を出力する。

【００３９】次に、図３及び図４を参照して、本発明の
第２の実施例によるヘッダエラーチェック装置を説明す
る。図３において、上述と同じ部分には同じ参照符号が
付されている。データ入力端子１２は原ＳＴＭ信号Ｓを
受ける。このヘッダエラーチェック装置は、図９及び図
１０を参照して説明したタイプの立て直されたＳＴＭ信
号をデータ出力信号としてデータ出力端子２７に供給す
るものである。

【００４０】図３において、ＳＤＨ終端部１５（図６及
び図１）は、データ入力端子１２から原ＳＴＭ信号Ｓを
受け、セクションオーバヘッド及びパスオーバヘッドに
より制御されて、ビット制御信号Ｃ及びユニット選択信
号Ｔを発生する。ビット制御信号Ｃは図１及び図２を参
照して述べたものと同じである。ユニット選択信号Ｔは
以下に述べる。

【００４１】図４の第１ラインに示したように、原ＳＴ
Ｍ信号Ｓは上述のものと変わらない。第２ラインに示し
たように、ビット制御信号Ｃは、第１乃至第Ｐのヘッダ
ブロックの第１乃至第ＮのＡＴＭセルヘッダユニットの
ビット及び第１乃至第ＮのＡＴＭセルヘッダユニットの
ビットを指示する。図４の第３ラインに（Ｔ）として第
１のＡＴＭセルヘッダエラーチェックユニットのみにつ
いて示すように、ユニット選択信号は、第１乃至第Ｎの
ＡＴＭセルヘッダエラーチェックユニットを選択的に論
理０レベルで指示する。

【００４２】図示のヘッダエラーチェック装置において
は、クロックカウンタ４１は、ＳＤＨ終端部１５からビ
ット制御信号Ｃを受け、ビット制御信号Ｃによって指示
されたビットをカウントし、ビットが第３の所定の自然
数Ｑだけカウントされる毎に、クロックカウントをゼロ
の初期値から一つ一つカウントアップする。（Ｎ−１）
のクロックカウントに到達すると、クロックカウントは
リセットされる。それによって、クロックカウンタ４１
は、そのようなクロックカウントを、第（０，１）乃至
第（０，Ｎ）、第（１，１）乃至第（１，Ｎ）、…、第
（ｐ，１）乃至第（ｐ，Ｎ）、…、及び第（Ｐ，１）乃
至第（Ｐ，Ｎ）のクロックカウントとして表すカウント
信号を出力する。第（ｐ，ｎ）のクロックカウントの各
々は、図１及び図２を参照して述べられたユニット制御
信号Ｃ（ｂ）と等価なカウント信号によってビットパラ
レルに表される。

【００４３】クロックカウンタ４１は、更に、書き込み
を指示する負の書き込みパルスの書き込みパルス列を出
力する。書き込みパルス列において、書き込みパルス
は、クロックカウントに対応して番号付けられた第
（０，１）乃至第（０，Ｎ）、…、第（ｐ，１）乃至第
（ｐ，Ｎ）、…、及び第（Ｐ，１）乃至第（Ｐ，Ｎ）の
書き込み時点を指示すべく現れる。各書き込みパルス
は、カウント信号が対応して番号付けられたクロックカ
ウントを示している時、出力される。

【００４４】図４の第４ラインに（４１−１）として示
されているように、カウント信号は、０乃至（Ｎ−１）
を、第（ｐ，１）乃至第（ｐ，Ｎ）のクロックカウント
として、繰返し表している。この際、連続したヘッダブ
ロックを示すｐは各繰返しで一つ一つインクレメントさ
れる。書き込みパルス列は、図４の第５ラインに（４１
−２）として示されている。

【００４５】図３において、単一巡回冗長チェック（Ｃ
ＲＣ）回路４３は、データ入力端子１２から原ＳＴＭ信
号を直接受けると共に、ＳＤＨ終端部１５からビット制
御信号Ｃを受ける。以下に説明するように、巡回冗長チ
ェック回路４３は、更に、第（ｐ，ｎ）の前回結果信号
を受ける。この第（ｐ，ｎ）の前回結果信号は、第
（ｐ，ｎ）の書き込み時点で定義された現在時点での前
回結果を表す。即ち、この前回結果は、第（ｐ，ｎ）の
書き込み時点より第３の所定の自然数のＮ倍だけ前の第
（ｐ−１，ｎ）の書き込み時点で定義された前回時点で
得られたものである。巡回冗長チェック回路４３は、前
回結果信号を用いて、原ＳＴＭ信号Ｓから第（ｐ，ｎ）
のＡＴＭセルヘッダユニットを選択し、第（ｐ，ｎ）の
ＡＴＭセルヘッダユニットについて巡回冗長チェック
し、図９及び図１０で説明したタイプの第（ｐ，ｎ）の
結果信号を出力する。詳しくは、第（ｐ，ｎ）の結果信
号は、第（ｐ，ｎ）の結果として、ビットパラレルに出
力される、第（ｐ，ｎ）の更新ＡＴＭセルヘッダエラー
チェックユニットを表す第（ｐ，ｎ）の中間結果信号と
して働くものである。

【００４６】アンドゲート４５は、巡回冗長チェック回
路４３から第（ｐ，ｎ）の中間結果信号を受ける。アン
ドゲート４５は、更に、ＳＤＨ終端部１５からユニット
選択信号Ｔを受け、ユニット選択信号Ｔが図４の第３ラ
インに示されているハイレベルを与えられている限り
は、第（ｐ，ｎ）の中間結果信号を第（ｐ，ｎ）の出力
結果信号として通過させる。

【００４７】ランダムアクセスメモリ（ＲＡＭ）４７
は、第（ｐ，ｎ）の出力結果信号をアンドゲート４５か
ら供給され、クロックカウンタ４１から供給されたカウ
ント信号によって表された第（ｐ，１）乃至第（ｐ，
Ｎ）のクロックカウントでアクセス可能な第１乃至第Ｎ
のメモリセル４９（１）、４９（２）、…、及び４９
（Ｎ）を有している。クロックカウンタ４１から供給さ
れた、第ｎのメモリセル４９（ｎ）にアクセスするため
に第（ｐ，ｎ）のクロックカウントを表すカウント信号
と、クロックカウンタ４１から供給された、対応して番
号付けられた書き込み時点を指示する書き込みパルス列
とに応答して、第（ｐ，ｎ）の出力結果信号は、第
（ｐ，ｎ）の記憶された結果信号として第のメモリセル
４９（ｎ）に記憶される。第（ｐ，ｎ）のクロックカウ
ントを表すカウント信号のみを供給されている時には、
ランダムアクセスメモリ４７は、第ｎのメモリセル４９
（ｎ）から、第（ｐ−１，ｎ）の記憶された結果信号を
第（ｐ，ｎ）の前回結果信号として出力する。

【００４８】とかくするうちに、カウント信号は、第
（Ｐ，ｎ−１）のクロックカウントを示し、それに続い
て第（Ｐ，ｎ）のクロックカウントを示す。この時点
で、第（Ｐ，ｎ）の出力結果信号が第ｎのメモリセル４
９（ｎ）に第ｎの最終結果信号として記憶される。カウ
ント信号が第（Ｐ，ｎ）のクロックカウントを示す時、
ランダムアクセスメモリ４７は、第（Ｐ，ｎ）の出力結
果信号を、図９及び図１０で述べたタイプの第ｎの結果
を表す第ｎの結果信号として出力する。

【００４９】このように、図３において、アンドゲート
４５及びランダムアクセスメモリ４７は、巡回冗長チェ
ック回路４３に接続され、ユニット制御信号として作用
する書き込みパルス列によって制御されメモー部として
働く。ユニット制御信号が第（ｐ，ｎ）のＡＴＭセルヘ
ッダユニットを連続的に指示した時、メモー部（４５、
４７）は第（ｐ，ｎ）の中間結果信号を第（ｐ，ｎ）の
記憶された結果信号として記憶し、巡回冗長チェック回
路４３に第（ｐ−１，ｎ）の記憶された結果信号を第
（ｐ，ｎ）の前回結果信号として供給し、ユニット制御
信号が第ｎのＡＴＭセルヘッダエラーチェックユニット
を指示した時、第（Ｐ，ｎ）の記憶された結果信号を、
第（ｐ，ｎ）のＡＴＭセルヘッダユニットにおける前述
のエラー訂正符号（即ち、前述の余り）を表す第ｎの結
果として出力する。

【００５０】また、図３において、巡回冗長チェック回
路４３は、データ入力端子１２及びＳＤＨ終端部１５に
接続され、ユニット制御信号が第１乃至第Ｐのヘッダブ
ロックの第ｎのＡＴＭセルヘッダユニットを第（ｐ，
ｎ）のＡＴＭセルヘッダユニットとして連続的に指示し
た時、第（ｐ，ｎ）のＡＴＭセルヘッダユニット及び第
（ｐ，ｎ）の前回結果信号について巡回冗長チェックを
行い、巡回冗長チェックの結果を第（ｐ，ｎ）の中間結
果信号として、第（ｐ，ｎ）の中間結果信号の各々がビ
ット制御信号Ｃに従ってビットパラレルに出力された状
態で、出力するものである。

【００５１】更に、図３において、ＳＤＨ終端部１５と
クロックカウンタ４１とは、データ入力端子１２に接続
された制御信号発生部として働くものである。この制御
信号発生部（１５及び４１）は、ビット制御信号Ｃとユ
ニット制御信号とを制御信号として発生する。

【００５２】図１及び図３において、ヘッダエラーチェ
ック装置は、ＳＴＭ信号Ｓを受信するデータ入力端子１
２を持ち、ＳＤＨ終端部１５、又は、ＳＤＨ終端部１５
とクロックカウンタ４１との組合わせを、制御信号を発
生する制御信号発生部として含んでいる。シリアルパラ
レル変換器３３、遅延回路３５、及び巡回冗長チェック
回路３７の組合わせ、又は、巡回冗長チェック回路４３
及びメモリ部（４５、４７）の組合わせは、単一エラー
チェック部として作用する。単一エラーチェック部（３
３、３５、３７又は４３、４５、４７）は、データ入力
端子１２及び制御信号発生部（１５又は１５、４１）に
接続され、制御信号が第ｐ（ｐは１以上〜Ｐ以下の間で
可変な自然数）のヘッダブロックの第ｎ（ｎは１以上〜
Ｎ以下の間で可変な自然数）のＡＴＭセルヘッダユニッ
ト及び第ｎのＡＴＭセルヘッダエラーチェックユニット
を指示した時、第ｐのヘッダブロックの第ｎのＡＴＭセ
ルヘッダユニット及び第ｎのＡＴＭセルヘッダエラーチ
ェックユニットに関してヘッダエラーをチェックする。

【００５３】図３及び図４を参照して、このヘッダエラ
ーチェック装置は、カウント信号が第（Ｐ，ｎ）のＡＴ
Ｍセルヘッダユニットを示している時、ＳＤＨ終端部１
５からビット制御信号Ｃを、ランダムアクセスメモリ４
７から第ｎの最終結果信号を受けるパラレルシリアル
（Ｐ／Ｓ）変換器５１を有する。パラレルシリアル変換
器５１は、ビット制御信号Ｃによって制御され、第ｎの
最終結果信号を、第１乃至第Ｎの更新ＡＴＭセルヘッダ
エラーチェックユニットの第ｎの更新ＡＴＭセルヘッダ
エラーチェックユニットに変換する。図４の第６ライン
に（５１）として示されているように、第１の更新ＡＴ
Ｍセルヘッダエラーチェックユニットは第１乃至第Ｎ
（第８）の更新ビットＡｈ（１）、Ａｈ（２）、…、及
びＡｈ（８）からなる。

【００５４】単一のセレクタ或いはスイッチ５３は、デ
ータ入力端子１２、ＳＤＨ終端部１５、データ出力端子
２７、及びパラレルシリアル変換器５１に接続されてい
る。セレクタ５３は、第ｎのＡＴＭセルヘッダエラーチ
ェックユニットを指示するユニット選択信号Ｔによって
制御され、第ｎの更新ＡＴＭセルヘッダエラーチェック
ユニットを第ｎの原ＡＴＭセルヘッダエラーチェックユ
ニットの代りに挿入する。セレクタ５３は、その結果、
第１乃至第Ｎの原ＡＴＭセルヘッダエラーチェックユニ
ットが第１乃至第Ｎの更新ＡＴＭセルヘッダエラーチェ
ックユニットに選択的に変えられた、立て直されたＳＴ
Ｍ信号をデータ出力端子２７に出力する。立て直された
ＳＴＭ信号は、図４の第７ラインに（２７）として示さ
れている。

【００５５】ユニット選択信号Ｔは、第ｎのＡＴＭセル
ヘッダエラーチェックユニットを示すのに、ローレベル
を持っている。この場合、アンドゲート４５は第（ｐ，
ｎ）の出力結果信号の代りに０信号を出力する。

【００５６】次に、図５を参照して、本発明の第３の実
施例によるＡＴＭセル監視装置を説明する。このＡＴＭ
セル監視装置は、システム入力ＡＴＭセルを受けるシス
テム入力端子６１と、システム出力端子６２とを、有す
るＡＴＭセル伝送システム６０に組み合わされて使用さ
れる。ＡＴＭセル伝送システム６０は、システム入力Ａ
ＴＭセルをそのままシステム出力端子６２に伝送し、シ
ステム入力ＡＴＭセルをシステム出力ＡＴＭセルとして
出力するものである。ＡＴＭセル伝送システム６０は、
例えば、公知のクロスコネクションネットワークであ
る。

【００５７】本ＡＴＭセル監視装置は、ＡＴＭセル伝送
システム６０を監視し、システム出力ＡＴＭセルにおけ
るエラーをチェックするためのものである。本ＡＴＭセ
ル監視装置は、所定数のバイト（典型的には、図８を参
照して述べられた５３バイト）からなる原ＡＴＭセルを
受ける第１のフォーマット変換器７１を含む。

【００５８】原ＡＴＭセルは、もう一つのＳＴＭ信号に
よって搬送されるバ−チャルコンテナＶＣ−４（ＮＣ）
に含まれる。バ−チャルコンテナＶＣ−４（ＮＣ）は、
パスオーバヘッドＰＯＨと、ＳＴＭ信号においてパスオ
ーバヘッドＰＯＨに続く一連のＡＴＭセルを含む。一連
のＡＴＭセルの内の一つに着目した時、そのＡＴＭセル
を原ＡＴＭセルと呼ぶ。図６のＳＤＨ終端部１５と同様
なＳＤＨ終端部によって制御されて、原ＡＴＭセルは第
１のフォーマット変換器７１に供給される。

【００５９】第１のフォーマット変換器７１は、原ＡＴ
Ｍセルを、所定数のバイトとそれに付加された一つの空
きバイトとからなる第１の変換されたＡＴＭセルに変換
する。一つの空きバイトは図８に仮想線で示されてい
る。

【００６０】第１のエラーチェック回路７２は、第１の
フォーマット変換器７１に接続され、第１の変換された
ＡＴＭセルにおける前記所定数のバイトにおける第１の
エラーをチェックし、第１のエラー訂正符号を出力す
る。第１のエラーチェック回路は、典型的には、第１の
巡回冗長エラーチェック（ＣＲＣ）回路である。この場
合、第１のエラー訂正符号は第１の変換されたＡＴＭセ
ルに含まれる原ＡＴＭセルの前記所定数のバイトを生成
多項式で割算することによって得られた余りである。

【００６１】結合器７３は、ＡＴＭセル伝送システム６
０のシステム入力端子６１と、第１のフォーマット変換
器７１と、第１のエラーチェック回路７２とに接続され
ている。結合器７３は、、第１のエラー訂正符号を第１
の変換されたＡＴＭセルの前記空きバイトに挿入して、
満たされたＡＴＭセルとし、該満たされたフルＡＴＭセ
ルをシステム入力ＡＴＭセルとしてシステム入力端子６
１に送出する。

【００６２】第２のエラーチェック回路７４は、ＡＴＭ
セル伝送システム６０のシステム出力端子６２に接続さ
れ、システム出力ＡＴＭセルに含まれる原ＡＴＭセルの
前記所定数のバイトにおける第２のエラーをチェック
し、第２のエラー訂正符号を出力する。第２のエラーチ
ェック回路は、典型的には、第２の巡回冗長エラーチェ
ック（ＣＲＣ）回路である。この場合、第２のエラー訂
正符号はシステム出力ＡＴＭセルにおける前記所定数の
バイトを生成多項式で割算することによって得られた余
りである。

【００６３】比較器７５は、ＡＴＭセル伝送システム６
０のシステム出力端子６２と第２のエラーチェック回路
７４とに接続され、システム出力ＡＴＭセルに含まれて
いる第１のエラー訂正符号を第２のエラー訂正符号に比
較し、比較結果を出力する。詳細には、比較器７５は、
第１のエラー訂正符号と第２のエラー訂正符号との一致
及び不一致を表す一致及び不一致信号を、比較結果とし
て、出力する。

【００６４】第２のフォーマット変換器７６は、ＡＴＭ
セル伝送システム６０のシステム出力端子６２に接続さ
れ、前記所定数のバイトとそれに付加された第１のエラ
ー訂正符号とからなるシステム出力ＡＴＭセルを、前記
所定数のバイトからなる第２の変換されたＡＴＭセルに
変換する。一致信号が比較器７５によって出力された時
には、原ＡＴＭセルはＡＴＭセル伝送システム６０によ
って正しく第２の変換されたＡＴＭセルとして伝送さ
れ、不一致信号が比較器７５によって出力された時に
は、原ＡＴＭセルはＡＴＭセル伝送システム６０によっ
て誤って第２の変換されたＡＴＭセルとして伝送されて
いる。

【００６５】このように、このＡＴＭセル監視装置は、
ＡＴＭセルのヘッダとそのＡＴＭセルにおいてヘッダに
続く情報フィールドとにおけるエラーをチェックするこ
とができる。

【００６６】

【発明の効果】以上説明したように、本発明によれば、
コンパクトで安価なヘッダエラーチェック装置を得るこ
とができる。更に、本発明によれば、ＡＴＭセルのヘッ
ダとそのＡＴＭセルにおいてヘッダに続く情報フィール
ドとにおけるエラーをチェックすることができるＡＴＭ
セル監視装置が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるヘッダエラーチェ
ック装置のブロック図である。

【図２】図１の装置の動作を説明するためのタイムチャ
ートである。

【図３】本発明の第２の実施例によるヘッダエラーチェ
ック装置のブロック図である。

【図４】図３の装置の動作を説明するためのタイムチャ
ートである。

【図５】本発明の第３の実施例によるＡＴＭセル監視装
置のブロック図である。

【図６】従来のヘッダエラーチェック装置のブロック図
である。

【図７】図６の装置の動作を説明するためのタイムチャ
ートである。

【図８】ＡＴＭセルの構成を説明するための図である。

【図９】もう一つの従来のヘッダエラーチェック装置の
ブロック図である。

【図１０】図９の装置の動作を説明するためのタイムチ
ャートである。

【符号の説明】

ＳＳＴＭ信号Ｃ（ａ）ビット制御信号Ｃ（ｂ）ユニット制御信号１２データ入力端子１５ＳＤＨ終端部３３シリアルパラレル（Ｓ／Ｐ）変換器３５遅延回路３７巡回冗長チェック（ＣＲＣ）回路Ｃビット制御信号Ｔユニット選択信号４１クロックカウンタ４３巡回冗長チェック（ＣＲＣ）回路４５アンドゲート４７ランダムアクセスメモリ５１パラレルシリアル（Ｐ／Ｓ）変換器５３セレクタ６０ＡＴＭセル伝送システム６１システム入力端子６２システム出力端子７１第１のフォーマット変換器７２第１のエラーチェック回路７３結合器７４第２のエラーチェック回路７５比較器７６第２のフォーマット変換器

Claims

【特許請求の範囲】

【請求項１】ヘッダパートを有するＳＴＭ信号を受信
するデータ入力端子を持ち、前記ヘッダパートにおける
ヘッダエラーをチェックするヘッダエラーチェック装置
であって、前記ヘッダパートは第１乃至第Ｐ（Ｐは第１
の所定の自然数）のヘッダブロックとヘッダエラーチェ
ックブロックとを有し、前記ヘッダブロックの各々は第
１乃至第Ｎ（Ｎは第２の所定の自然数）のＡＴＭセルヘ
ッダユニットを有し、前記ヘッダエラーチェックブロッ
クは第１乃至第ＮのＡＴＭセルヘッダエラーチェックユ
ニットを有し、前記データ入力端子に接続され、前記第
１乃至前記第Ｐのヘッダブロックの前記第１乃至前記第
ＮのＡＴＭセルヘッダユニットを連続的に指示し、続い
て、前記第１乃至前記第ＮのＡＴＭセルヘッダエラーチ
ェックユニットを連続的に指示する制御信号を発生する
制御信号発生部を含む前記ヘッダエラーチェック装置に
おいて、前記データ入力端子及び前記制御信号発生部に接続さ
れ、前記制御信号が第ｐ（ｐは１以上〜Ｐ以下の間で可
変な自然数）のヘッダブロックの第ｎ（ｎは１以上〜Ｎ
以下の間で可変な自然数）のＡＴＭセルヘッダユニット
及び第ｎのＡＴＭセルヘッダエラーチェックユニットを
指示した時、前記第ｐのヘッダブロックの前記第ｎのＡ
ＴＭセルヘッダユニット及び前記第ｎのＡＴＭセルヘッ
ダエラーチェックユニットに関して前記ヘッダエラーを
チェックする単一エラーチェック部を有することを特徴
とするヘッダエラーチェック装置。
【請求項２】前記第１乃至前記第ＮのＡＴＭセルヘッ
ダユニット及び前記第１乃至前記第ＮのＡＴＭセルヘッ
ダエラーチェックユニットの各々が所定のビット間隔で
第３の所定の自然数分のビットを有し、前記制御信号発
生部はビット制御信号とユニット制御信号とを前記制御
信号として発生するものであり、前記ビット制御信号
は、前記第１乃至前記第Ｐのヘッダブロックの前記第１
乃至前記第ＮのＡＴＭセルヘッダユニットの前記ビット
と、前記第１乃至前記第ＮのＡＴＭセルヘッダエラーチ
ェックユニットのビットとを、指示し、前記ユニット制
御信号は前記第１乃至前記第Ｐのヘッダブロックの前記
第１乃至前記第ＮのＡＴＭセルヘッダユニットと、前記
第１乃至前記第ＮのＡＴＭセルヘッダエラーチェックユ
ニットとを、指示するものである請求項１のヘッダエラ
ーチェック装置において、前記単一エラーチェック部は：前記データ入力端子に接
続され、前記ビット制御信号及び前記ユニット制御信号
によって制御され、前記第１乃至前記第Ｐのヘッダブロ
ックの前記第１乃至前記第ＮのＡＴＭセルヘッダユニッ
トの各々と、前記第１乃至前記第ＮのＡＴＭセルヘッダ
エラーチェックユニットの各々とを、第０のビットパラ
レル信号に変換するシリアルパラレル変換器と；前記シ
リアルパラレル変換器に縦続接続され、前記ユニット制
御信号によって制御され、第（ｐ−１）のビットパラレ
ル信号に前記第３の所定の自然数のＮ倍に等しい数のビ
ット間隔の遅延を与えることによって、第１乃至第Ｐの
ビットパラレル信号を出力する第１乃至第Ｐの遅延回路
と；前記シリアルパラレル変換器と前記第１乃至前記第
Ｐの遅延回路とに接続され、前記第０乃至第Ｐのビット
パラレル信号に応答して、前記ヘッダエラーをチェック
するエラーチェック回路と；を有し、第ｐのビットパラレル信号は、ある時点で第（ｐ−（ｐ
−１））のヘッダブロックの前記第ｎのＡＴＭセルヘッ
ダユニットの前記ビットを含み、前記第０のビットパラ
レル信号は前記時点で第ｎのＡＴＭセルヘッダエラーチ
ェックユニットの前記ビットを含むものであることを特
徴とするヘッダエラーチェック装置。
【請求項３】前記時点は、前記ユニット制御信号が前
記第１乃至前記第Ｐの各々の第ＮのＡＴＭセルヘッダユ
ニットを指示している時点であることを特徴とする請求
項２のヘッダエラーチェック装置。
【請求項４】前記エラーチェック回路は、前記シリア
ルパラレル変換器と前記第１乃至前記第Ｐの遅延回路と
に接続され、前記第０乃至第Ｐのビットパラレル信号に
ついて巡回冗長チェックを行い、前記ヘッダエラーをチ
ェックする巡回冗長チェック回路であることを特徴とす
る請求項２のヘッダエラーチェック装置。
【請求項５】前記ＡＴＭセルヘッダユニット及び前記
ＡＴＭセルヘッダエラーチェックユニットの各々が所定
のビット間隔で第３の所定の自然数分のビットを有し、
前記制御信号発生部はビット制御信号とユニット制御信
号とを前記制御信号として発生するものであり、前記ビ
ット制御信号は、前記第１乃至前記第Ｐのヘッダブロッ
クの前記第１乃至前記第ＮのＡＴＭセルヘッダユニット
の前記ビットと、前記第１乃至前記第ＮのＡＴＭセルヘ
ッダエラーチェックユニットのビットとを、指示し、前
記ユニット制御信号は前記第１乃至前記第Ｐのヘッダブ
ロックの前記第１乃至前記第ＮのＡＴＭセルヘッダユニ
ットと、前記第１乃至前記第ＮのＡＴＭセルヘッダエラ
ーチェックユニットとを、指示するものである請求項１
のヘッダエラーチェック装置において、前記単一エラーチェック部は：前記データ入力端子及び
前記制御信号発生部に接続され、前記ユニット制御信号
が前記第１乃至前記第Ｐのヘッダブロックの前記第ｎの
ＡＴＭセルヘッダユニットを第（ｐ，ｎ）のＡＴＭセル
ヘッダユニットとして連続的に指示した時、前記第
（ｐ，ｎ）のＡＴＭセルヘッダユニット及び第（ｐ，
ｎ）の前回結果信号について巡回冗長チェックを行い、
該巡回冗長チェックの結果を第（ｐ，ｎ）の中間結果信
号として、該第（ｐ，ｎ）の中間結果信号の各々が前記
ビット制御信号に従ってビットパラレルに出力された状
態で、出力する単一巡回冗長チェック回路と；前記巡回
冗長チェック回路に接続され、前記ユニット制御信号に
よって制御され、前記ユニット制御信号が前記第（ｐ，
ｎ）のＡＴＭセルヘッダユニットを連続的に指示した
時、前記第（ｐ，ｎ）の中間結果信号を第（ｐ，ｎ）の
記憶された結果信号として記憶し、前記ユニット制御信
号が前記第ｎのＡＴＭセルヘッダエラーチェックユニッ
トを連続的に指示した時、第（Ｐ，ｎ）の記憶された結
果信号を、第ｎの結果として出力するメモリ部と；を有
することを特徴とするヘッダエラーチェック装置。
【請求項６】前記制御信号発生部は前記第１乃至前記
第ＮのＡＴＭセルヘッダエラーチェックユニットを選択
的に指示するユニット選択信号を更に発生するものであ
る請求項５のヘッダエラーチェック装置において、前記データ入力端子、前記制御信号発生部、及び前記メ
モー部に接続され、前記ユニット選択信号が前記第ｎの
ＡＴＭセルヘッダエラーチェックユニットを指示してい
る時、前記第ｎの結果を前記第ｎのＡＴＭセルヘッダエ
ラーチェックユニットの代りに挿入し、且つ、前記ＳＴ
Ｍ信号を、前記第１乃至前記第ＮのＡＴＭセルヘッダエ
ラーチェックユニットが前記メモリ部によって出力され
た第１乃至第Ｎの結果に選択的に変えられた、立て直さ
れたＳＴＭ信号に変える単一のセレクタ部を、更に有す
ることを特徴とするヘッダエラーチェック装置。
【請求項７】システム入力ＡＴＭセルを受けるシステ
ム入力端子と、システム出力端子とを、有するＡＴＭセ
ル伝送システムに組み合わされて使用されるＡＴＭセル
監視装置であって、前記ＡＴＭセル伝送システムは、前
記システム入力ＡＴＭセルをそのまま前記システム出力
端子に伝送し、前記システム入力ＡＴＭセルをシステム
出力ＡＴＭセルとして出力するものであり、前記ＡＴＭ
セル伝送システムを監視し、前記システム出力ＡＴＭセ
ルにおけるエラーをチェックする前記ＡＴＭセル監視装
置において、所定数のバイトからなる原ＡＴＭセルを受け、該原ＡＴ
Ｍセルを、前記所定数のバイトとそれに付加された一つ
の空きバイトとからなる第１の変換されたＡＴＭセルに
変換する第１のフォーマット変換器と；前記第１のフォ
ーマット変換器に接続され、前記第１の変換されたＡＴ
Ｍセルにおける前記所定数のバイトにおける第１のエラ
ーをチェックし、第１のエラー訂正符号を出力する第１
のエラーチェック回路と；前記ＡＴＭセル伝送システム
の前記システム入力端子と、前記第１のフォーマット変
換器と、前記第１のエラーチェック回路とに接続され、
前記第１のエラー訂正符号を前記第１の変換されたＡＴ
Ｍセルの前記空きバイトに挿入して、満たされたＡＴＭ
セルとし、該満たされたフルＡＴＭセルを前記システム
入力ＡＴＭセルとして前記システム入力端子に送出する
結合器と；前記ＡＴＭセル伝送システムの前記システム
出力端子に接続され、前記システム出力ＡＴＭセルにお
ける前記所定数のバイトにおける第２のエラーをチェッ
クし、第２のエラー訂正符号を出力する第２のエラーチ
ェック回路と；前記ＡＴＭセル伝送システムの前記シス
テム出力端子と前記第２のエラーチェック回路とに接続
され、前記システム出力ＡＴＭセルに含まれている前記
第１のエラー訂正符号を前記第２のエラー訂正符号に比
較し、比較結果を出力する比較器と；を有することを特
徴とするＡＴＭセル監視装置。
【請求項８】前記ＡＴＭセル伝送システムの前記シス
テム出力端子に接続され、前記所定数のバイトとそれに
付加された前記第１のエラー訂正符号とからなる前記シ
ステム出力ＡＴＭセルを、前記所定数のバイトからなる
第２の変換されたＡＴＭセルに変換する第２のフォーマ
ット変換器を、更に、有することを特徴とする請求項７
のＡＴＭセル監視装置。
【請求項９】前記第１のエラーチェック回路は、前記
第１のフォーマット変換器に接続され、前記第１の変換
されたＡＴＭセルにおける前記所定数のバイトにおける
第１のエラーをチェックし、前記第１のエラー訂正符号
を出力する第１の巡回冗長エラーチェック回路であり、前記第２のエラーチェック回路は、前記ＡＴＭセル伝送
システムの前記システム出力端子に接続され、前記シス
テム出力ＡＴＭセルにおける前記所定数のバイトにおけ
る第２のエラーをチェックし、前記第２のエラー訂正符
号を出力する第２の巡回冗長エラーチェック回路である
ことを特徴とする請求項７のＡＴＭセル監視装置。