JPH0538836A - プリントヘツド及び印字装置 - Google Patents
プリントヘツド及び印字装置Info
- Publication number
- JPH0538836A JPH0538836A JP19653091A JP19653091A JPH0538836A JP H0538836 A JPH0538836 A JP H0538836A JP 19653091 A JP19653091 A JP 19653091A JP 19653091 A JP19653091 A JP 19653091A JP H0538836 A JPH0538836 A JP H0538836A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- outputs
- data
- enable signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】単一の信号で発熱抵抗体を分割して動作させる
ことができ、かつデータの供給も簡単なプリントヘッド
を供給すること。 【構成】発熱抵抗体列１と、イネーブル信号ＥＮＡi を
受けると発熱抵抗体列１に印字データを出力するＮＡＮ
Ｄゲート列２と、時分割パルスＥＮＡ’を受けてイネー
ブル信号（ＥＮＡ1 〜ＥＮＡ4 ）を出力するパルス変換
回路３と、ＮＡＮＤゲート列２に印字データを出力する
データ記憶回路４、５とで構成される。
ことができ、かつデータの供給も簡単なプリントヘッド
を供給すること。 【構成】発熱抵抗体列１と、イネーブル信号ＥＮＡi を
受けると発熱抵抗体列１に印字データを出力するＮＡＮ
Ｄゲート列２と、時分割パルスＥＮＡ’を受けてイネー
ブル信号（ＥＮＡ1 〜ＥＮＡ4 ）を出力するパルス変換
回路３と、ＮＡＮＤゲート列２に印字データを出力する
データ記憶回路４、５とで構成される。
Description
【０００１】
【産業上の利用分野】この発明はファクシミリ、プリン
タ、プロッタなどに使用されるサーマルヘッド及びＬＥ
Ｄプリントヘッドなどに関する。
タ、プロッタなどに使用されるサーマルヘッド及びＬＥ
Ｄプリントヘッドなどに関する。
【０００２】
【従来の技術】図４は、従来のサーマルプリントヘッド
の一例を図示したものである。すなわち、このサーマル
プリントヘッドは、印字ヘッドを形成する発熱抵抗体列
２１と、イネーブル信号ＥＮＡi を受けると発熱抵抗体
列２１に印字データを出力するＮＡＮＤゲート列２２
と、このＮＡＮＤゲート列２２に印字データを出力する
ラッチ回路２３と、ラッチ２３回路に印字データを出力
するシフトレジスタ２４とで構成されている。イネーブ
ル信号ＥＮＡi は、ＥＮＡ1 〜ＥＮＡ4 からなり、ＥＮ
Ａ1 は右側から３個のＮＡＮＤゲートに、ＥＮＡ2 はそ
の隣の３個のＮＡＮＤゲートに、ＥＮＡ3 は更にその隣
の３個のＮＡＮＤゲートに、ＥＮＡ4 は左から３個のＮ
ＡＮＤゲートにそれぞれ接続されている。なお、発熱抵
抗体列２１は共通的に印字電源ＶH に接続されており、
ＮＡＮＤゲートがＬレベルの電圧を出力すれば、そのＮ
ＡＮＤゲートと接続されている発熱抵抗体に電流が流れ
て該当する位置にドットが印字される。
の一例を図示したものである。すなわち、このサーマル
プリントヘッドは、印字ヘッドを形成する発熱抵抗体列
２１と、イネーブル信号ＥＮＡi を受けると発熱抵抗体
列２１に印字データを出力するＮＡＮＤゲート列２２
と、このＮＡＮＤゲート列２２に印字データを出力する
ラッチ回路２３と、ラッチ２３回路に印字データを出力
するシフトレジスタ２４とで構成されている。イネーブ
ル信号ＥＮＡi は、ＥＮＡ1 〜ＥＮＡ4 からなり、ＥＮ
Ａ1 は右側から３個のＮＡＮＤゲートに、ＥＮＡ2 はそ
の隣の３個のＮＡＮＤゲートに、ＥＮＡ3 は更にその隣
の３個のＮＡＮＤゲートに、ＥＮＡ4 は左から３個のＮ
ＡＮＤゲートにそれぞれ接続されている。なお、発熱抵
抗体列２１は共通的に印字電源ＶH に接続されており、
ＮＡＮＤゲートがＬレベルの電圧を出力すれば、そのＮ
ＡＮＤゲートと接続されている発熱抵抗体に電流が流れ
て該当する位置にドットが印字される。
【０００３】次に、この回路の動作を説明すると、この
サーマルプリントヘッド回路を搭載する装置本体側（以
下、実機側という）の制御回路（図示しない）はクロッ
クパルスＣＬＯＣＫに同期して、シフトレジスタ２４の
入力端子ＩＮに印字データを順次出力する。すると、シ
フトレジスタ２４には１２ビットの印字データが記憶さ
れるが、記憶された印字データはラッチパルスＬＡＴＣ
Ｈに同期してラッチ回路２３に転送される。そして、イ
ネーブル信号ＥＮＡi がＨレベルになれば、該当するＮ
ＡＮＤゲートが動作して特定の３ビットの印字データが
発熱抵抗体に出力されでドットが印字される。
サーマルプリントヘッド回路を搭載する装置本体側（以
下、実機側という）の制御回路（図示しない）はクロッ
クパルスＣＬＯＣＫに同期して、シフトレジスタ２４の
入力端子ＩＮに印字データを順次出力する。すると、シ
フトレジスタ２４には１２ビットの印字データが記憶さ
れるが、記憶された印字データはラッチパルスＬＡＴＣ
Ｈに同期してラッチ回路２３に転送される。そして、イ
ネーブル信号ＥＮＡi がＨレベルになれば、該当するＮ
ＡＮＤゲートが動作して特定の３ビットの印字データが
発熱抵抗体に出力されでドットが印字される。
【０００４】以上のように、ＮＡＮＤゲート２２が時間
分割して発熱抵抗体を駆動するのは、もし、発熱抵抗体
列を同時に駆動すると、印字電源ＶH からの電流値が大
きくなり過ぎ、この電流を供給している実機側電源回路
に大きな負担をかけてしまうからである。ファクシミリ
等に使用されるＢ４サイズ相当のヘッドを例に説明する
と、全ての発熱抵抗体に電流を供給すると全体で１５Ａ
〜２０Ａ程度の電源電流値になり実機側に非常に大きい
負担をかけることになる。
分割して発熱抵抗体を駆動するのは、もし、発熱抵抗体
列を同時に駆動すると、印字電源ＶH からの電流値が大
きくなり過ぎ、この電流を供給している実機側電源回路
に大きな負担をかけてしまうからである。ファクシミリ
等に使用されるＢ４サイズ相当のヘッドを例に説明する
と、全ての発熱抵抗体に電流を供給すると全体で１５Ａ
〜２０Ａ程度の電源電流値になり実機側に非常に大きい
負担をかけることになる。
【０００５】図５は、別の従来例を示す回路図である。
図４の回路との相違はイネーブル信号ＥＮＡが１つであ
る点である。ただし、この回路も、前記した電源電流値
の制限を考慮する必要があるので、以下の動作をしてい
る。まず実機側の制御回路は、ビット１〜ビット３の印
字データと他を０にしたデータで形成されるデータ列
を、シフトレジスタ２４に出力する。そして、このデー
タ列は、ラッチ回路２３を介してＮＡＮＤゲート２２に
供給され、ビット１〜ビット３に対応する発熱抵抗体の
みが駆動される。次に制御回路は、ビット４〜ビット６
の印字データと他を０にしたデータで形成されるデータ
列を出力し、前記と同様の動作により該当する発熱抵抗
体のみを動作させる。なお、ビット７〜ビット９、ビッ
ト１０〜ビット１２も同様であり、結局、イネーブル信
号で動作時間を分割する代わりに、適宜に処理した印字
データを利用して電源電流が過大な値にならぬように図
っている。
図４の回路との相違はイネーブル信号ＥＮＡが１つであ
る点である。ただし、この回路も、前記した電源電流値
の制限を考慮する必要があるので、以下の動作をしてい
る。まず実機側の制御回路は、ビット１〜ビット３の印
字データと他を０にしたデータで形成されるデータ列
を、シフトレジスタ２４に出力する。そして、このデー
タ列は、ラッチ回路２３を介してＮＡＮＤゲート２２に
供給され、ビット１〜ビット３に対応する発熱抵抗体の
みが駆動される。次に制御回路は、ビット４〜ビット６
の印字データと他を０にしたデータで形成されるデータ
列を出力し、前記と同様の動作により該当する発熱抵抗
体のみを動作させる。なお、ビット７〜ビット９、ビッ
ト１０〜ビット１２も同様であり、結局、イネーブル信
号で動作時間を分割する代わりに、適宜に処理した印字
データを利用して電源電流が過大な値にならぬように図
っている。
【０００６】
【発明が解決しようとする課題】しかし、図４に示す回
路では、複数のイネーブル信号が必要なのでサ−マルプ
リントヘッドと実機側の接続のためのコネクタピン数や
接続ケーブルの信号線数が増大するという問題点があ
る。また、図５に示す回路では、実機側で印字データを
適宜に処理し、かつこのデータを何回も出力しなければ
ならないので、極めて煩雑であるという問題点がある。
路では、複数のイネーブル信号が必要なのでサ−マルプ
リントヘッドと実機側の接続のためのコネクタピン数や
接続ケーブルの信号線数が増大するという問題点があ
る。また、図５に示す回路では、実機側で印字データを
適宜に処理し、かつこのデータを何回も出力しなければ
ならないので、極めて煩雑であるという問題点がある。
【０００７】この発明は、この点に着目してなされたも
のであって、印字素子を分割して動作させる為の信号線
が１本であり、しかもデータ供給も簡単なプリントヘッ
ドを供給することを目的とする。
のであって、印字素子を分割して動作させる為の信号線
が１本であり、しかもデータ供給も簡単なプリントヘッ
ドを供給することを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成する
為、請求項１の発明は、印字ヘッドを形成する印字素子
列と、イネーブル信号を受けると前記印字素子列に印字
データを出力する駆動素子列と、時分割用パルスを受け
て前記イネーブル信号を出力するパルス変換回路と、前
記駆動素子列に印字データを出力するデータ記憶回路と
で構成されている。
為、請求項１の発明は、印字ヘッドを形成する印字素子
列と、イネーブル信号を受けると前記印字素子列に印字
データを出力する駆動素子列と、時分割用パルスを受け
て前記イネーブル信号を出力するパルス変換回路と、前
記駆動素子列に印字データを出力するデータ記憶回路と
で構成されている。
【０００９】また、請求項２の発明は、印字ヘッドを形
成する印字素子列と、イネーブル信号を受けると前記印
字素子列に印字データを出力する駆動素子列と、時分割
用パルスを受けて前記イネーブル信号を出力するパルス
変換回路と、前記駆動素子列に印字データを出力するデ
ータ記憶回路と、この記憶回路に印字データを供給し前
記パルス変換回路に時分割用パルスを出力する制御回路
とで印字装置を構成している。
成する印字素子列と、イネーブル信号を受けると前記印
字素子列に印字データを出力する駆動素子列と、時分割
用パルスを受けて前記イネーブル信号を出力するパルス
変換回路と、前記駆動素子列に印字データを出力するデ
ータ記憶回路と、この記憶回路に印字データを供給し前
記パルス変換回路に時分割用パルスを出力する制御回路
とで印字装置を構成している。
【００１０】
【作用】パルス変換回路は、時分割用パルスを受け、こ
れを数個のイネーブル信号に変換する。駆動素子列には
このイネーブル信号が供給されており、駆動素子は、イ
ネーブル信号が例えばＨレベルの場合に、記憶回路の印
字データを印字素子に出力する。つまり、印字素子は、
イネーブル信号で時間分割されて動作するので電源電流
が過大になることはない。
れを数個のイネーブル信号に変換する。駆動素子列には
このイネーブル信号が供給されており、駆動素子は、イ
ネーブル信号が例えばＨレベルの場合に、記憶回路の印
字データを印字素子に出力する。つまり、印字素子は、
イネーブル信号で時間分割されて動作するので電源電流
が過大になることはない。
【００１１】
【実施例】図１はこの発明の一実施例を示す回路図であ
る。このプリントヘッドは、印字ヘッドを形成する発熱
抵抗体列１と、イネーブル信号（ＥＮＡ1 〜ＥＮＡ4 ）
を受けると発熱抵抗体列１に印字データを出力するＮＡ
ＮＤゲート列２と、時分割用パルスＥＮＡ’を受けイネ
ーブル信号（ＥＮＡ1 〜ＥＮＡ4 ）を出力するパルス変
換回路３と、ＮＡＮＤゲート列２に印字用データを出力
するラッチ回路４と、ラッチ回路４に印字用データを出
力するシフトレジスタ５とで構成されている。そして、
第１のイネーブル信号ＥＮＡ1 は右側から３個のＮＡＮ
Ｄゲートに接続され、第２のイネーブル信号ＥＮＡ2 は
その隣の３個のＮＡＮＤゲートに、第３のイネーブル信
号ＥＮＡ3 は更にその隣の３個のＮＡＮＤゲートに、第
４のイネーブル信号ＥＮＡ4 は左から３個のＮＡＮＤゲ
ートにそれぞれ接続されている。なお、発熱抵抗体列１
は共通的に印字電源ＶH に接続されている。
る。このプリントヘッドは、印字ヘッドを形成する発熱
抵抗体列１と、イネーブル信号（ＥＮＡ1 〜ＥＮＡ4 ）
を受けると発熱抵抗体列１に印字データを出力するＮＡ
ＮＤゲート列２と、時分割用パルスＥＮＡ’を受けイネ
ーブル信号（ＥＮＡ1 〜ＥＮＡ4 ）を出力するパルス変
換回路３と、ＮＡＮＤゲート列２に印字用データを出力
するラッチ回路４と、ラッチ回路４に印字用データを出
力するシフトレジスタ５とで構成されている。そして、
第１のイネーブル信号ＥＮＡ1 は右側から３個のＮＡＮ
Ｄゲートに接続され、第２のイネーブル信号ＥＮＡ2 は
その隣の３個のＮＡＮＤゲートに、第３のイネーブル信
号ＥＮＡ3 は更にその隣の３個のＮＡＮＤゲートに、第
４のイネーブル信号ＥＮＡ4 は左から３個のＮＡＮＤゲ
ートにそれぞれ接続されている。なお、発熱抵抗体列１
は共通的に印字電源ＶH に接続されている。
【００１２】パルス変換回路３は、例えば図２の構成か
らなるリングカウンタである。すなわち、パルス変換回
路３は、直列接続される４個のＪＫフリップフロップＦ
Ｆ1 〜ＦＦ4 と、各フリップフロップＦＦ1 〜ＦＦ4 の
否定出力を受けその論理積出力をフリップフロップＦＦ
1 のＪ入力端子に加えるＡＮＤゲート６と、フリップフ
ロップＦＦ1 のＫ端子に対してＪ端子への信号を論理否
定した信号を加えるＮＯＴゲート７と、リセット信号Ｒ
ＥＳＥＴを論理否定するＮＯＴゲート８とで構成されて
いる。尚、ここでは、図１に示すラッチ信号ＬＡがこの
パルス変換回路３のＲＥＳＥＴに接続されているが、特
にこれに限定されない。また、各フリップフロップＦＦ
1 〜ＦＦ4 のＱ端子の出力信号がイネーブル信号ＥＮＡ
1 〜ＥＮＡ4 になっている。
らなるリングカウンタである。すなわち、パルス変換回
路３は、直列接続される４個のＪＫフリップフロップＦ
Ｆ1 〜ＦＦ4 と、各フリップフロップＦＦ1 〜ＦＦ4 の
否定出力を受けその論理積出力をフリップフロップＦＦ
1 のＪ入力端子に加えるＡＮＤゲート６と、フリップフ
ロップＦＦ1 のＫ端子に対してＪ端子への信号を論理否
定した信号を加えるＮＯＴゲート７と、リセット信号Ｒ
ＥＳＥＴを論理否定するＮＯＴゲート８とで構成されて
いる。尚、ここでは、図１に示すラッチ信号ＬＡがこの
パルス変換回路３のＲＥＳＥＴに接続されているが、特
にこれに限定されない。また、各フリップフロップＦＦ
1 〜ＦＦ4 のＱ端子の出力信号がイネーブル信号ＥＮＡ
1 〜ＥＮＡ4 になっている。
【００１３】図３は図１、図２の回路の主要部の波形を
示したものである。図３においてＲＥＳＥＴは、前述し
たように、ラッチ回路４に供給されるラッチ信号ＬＡで
ある。また、この時分割用パルスＥＮＡ’の１周期は、
１ドットの印字をするに必要な適切な時間（τ）に設定
されている。〜は、それぞれパルス変換回路３の出
力ＥＮＡ1 〜ＥＮＡ4 を示しており、これはまたＮＡＮ
Ｄゲート列２に供給されるイネーブル信号でもある。
示したものである。図３においてＲＥＳＥＴは、前述し
たように、ラッチ回路４に供給されるラッチ信号ＬＡで
ある。また、この時分割用パルスＥＮＡ’の１周期は、
１ドットの印字をするに必要な適切な時間（τ）に設定
されている。〜は、それぞれパルス変換回路３の出
力ＥＮＡ1 〜ＥＮＡ4 を示しており、これはまたＮＡＮ
Ｄゲート列２に供給されるイネーブル信号でもある。
【００１４】以下、図１の回路動作を説明すると、実機
側の制御回路（図示しない）は、先ず、１２ビットの印
字データを同期信号ＣＬＯＣＫに同期してシフトレジス
タ５に供給する。その後、制御回路はラッチ信号ＬＡを
Ｈレベルにしてシフトレジスタ５の印字データをラッチ
回路４に転送する。すると、パルス変換回路３は、この
ラッチ信号ＬＡによってリセットされ、全てのイネーブ
ル信号ＥＮＡ1 〜ＥＮＡ4 がＬレベルになり、また、フ
リップフロップＦＦ1 のＪ入力端子がＨレベルになる
（図２、図３参照）。その後、パルス変換部３は時分割
用パルスＥＮＡ’の変換を開始し、最初の時分割用パル
スＥＮＡ’の立ち下がりで第１のイネーブル信号ＥＮＡ
1 をＨレベルにする。すると、ラッチ回路４に記憶さ
れている１番目から３番目の印字データのみがＮＡＮＤ
ゲート列２を介して発熱抵抗体列１に供給され、該当す
る発熱抵抗体がドットを印字する。次に、パルス変換部
３は２つ目の時分割用パルスＥＮＡ’の立ち下がりで第
２のイネーブル信号ＥＮＡ2 をＨレベルにするので、
今度は４番目から６番目の発熱抵抗体のみが動作する。
これ以降も同様であり時間順次に７番目〜９番目、１０
番目〜１２番目の発熱抵抗体が動作する。つまり、この
回路では印字データの実機側からの転送回数は１回であ
るが、発熱抵抗体が４分割されて時間順次に動作する。
なお、この実施例では発熱抵抗体数を１２個で説明した
が、これは説明の都合上、発熱抵抗体の数を限定したに
過ぎず、これらは本発明を何ら限定するものではない。
また図２に示すパルス変換回路３はリングカウンタを例
示したに過ぎず、同様の動作するあらゆる回路がパルス
変換回路３に該当する。
側の制御回路（図示しない）は、先ず、１２ビットの印
字データを同期信号ＣＬＯＣＫに同期してシフトレジス
タ５に供給する。その後、制御回路はラッチ信号ＬＡを
Ｈレベルにしてシフトレジスタ５の印字データをラッチ
回路４に転送する。すると、パルス変換回路３は、この
ラッチ信号ＬＡによってリセットされ、全てのイネーブ
ル信号ＥＮＡ1 〜ＥＮＡ4 がＬレベルになり、また、フ
リップフロップＦＦ1 のＪ入力端子がＨレベルになる
（図２、図３参照）。その後、パルス変換部３は時分割
用パルスＥＮＡ’の変換を開始し、最初の時分割用パル
スＥＮＡ’の立ち下がりで第１のイネーブル信号ＥＮＡ
1 をＨレベルにする。すると、ラッチ回路４に記憶さ
れている１番目から３番目の印字データのみがＮＡＮＤ
ゲート列２を介して発熱抵抗体列１に供給され、該当す
る発熱抵抗体がドットを印字する。次に、パルス変換部
３は２つ目の時分割用パルスＥＮＡ’の立ち下がりで第
２のイネーブル信号ＥＮＡ2 をＨレベルにするので、
今度は４番目から６番目の発熱抵抗体のみが動作する。
これ以降も同様であり時間順次に７番目〜９番目、１０
番目〜１２番目の発熱抵抗体が動作する。つまり、この
回路では印字データの実機側からの転送回数は１回であ
るが、発熱抵抗体が４分割されて時間順次に動作する。
なお、この実施例では発熱抵抗体数を１２個で説明した
が、これは説明の都合上、発熱抵抗体の数を限定したに
過ぎず、これらは本発明を何ら限定するものではない。
また図２に示すパルス変換回路３はリングカウンタを例
示したに過ぎず、同様の動作するあらゆる回路がパルス
変換回路３に該当する。
【００１５】
【発明の効果】以上説明したように、この発明ではプリ
ントヘッド側でイネーブル信号を生成して印字時間を分
割している。従って、実機側とプリントヘッド側は必要
最小限の接続で足りるので、接続に伴う費用、例えばケ
ーブルやコネクタ等の費用を低減できる。また、実機側
がデータを転送を何回も繰り返すという図５の回路のよ
うな煩雑さを解消できる。
ントヘッド側でイネーブル信号を生成して印字時間を分
割している。従って、実機側とプリントヘッド側は必要
最小限の接続で足りるので、接続に伴う費用、例えばケ
ーブルやコネクタ等の費用を低減できる。また、実機側
がデータを転送を何回も繰り返すという図５の回路のよ
うな煩雑さを解消できる。
【図１】この発明の一実施例を示す回路図である。
【図２】図１の回路の一部を詳細に示す回路図である。
【図３】図１の回路の主要部の動作波形を図示したもの
である。
である。
【図４】従来例を示す回路図である。
【図５】別の従来例を示す回路図である。
１ 発熱抵抗体列 ２ 駆動素子列（ＮＡＮＤゲート列） ３ パルス変換回路 ４、５ 記憶回路
Claims (2)
- 【請求項１】印字ヘッドを形成する印字素子列と、イネ
ーブル信号を受けると前記印字素子列に印字データを出
力する駆動素子列と、時分割用パルスを受けて前記イネ
ーブル信号を出力するパルス変換回路と、前記駆動素子
列に印字データを出力するデータ記憶回路とを備えるこ
とを特徴とするプリントヘッド。 - 【請求項２】印字ヘッドを形成する印字素子列と、イネ
ーブル信号を受けると前記印字素子列に印字データを出
力する駆動素子列と、時分割用パルスを受けて前記イネ
ーブル信号を出力するパルス変換回路と、前記駆動素子
列に印字データを出力するデータ記憶回路と、この記憶
回路に印字データを供給し前記パルス変換回路に時分割
用パルスを出力する制御回路とを備えることを特徴とす
る印字装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19653091A JPH0538836A (ja) | 1991-08-06 | 1991-08-06 | プリントヘツド及び印字装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19653091A JPH0538836A (ja) | 1991-08-06 | 1991-08-06 | プリントヘツド及び印字装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0538836A true JPH0538836A (ja) | 1993-02-19 |
Family
ID=16359276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19653091A Pending JPH0538836A (ja) | 1991-08-06 | 1991-08-06 | プリントヘツド及び印字装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0538836A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61295754A (ja) * | 1985-06-24 | 1986-12-26 | Nec Corp | サ−マルヘツド |
| JPH0376375A (ja) * | 1989-08-17 | 1991-04-02 | Sharp Corp | 印字ヘッド |
| JPH04296575A (ja) * | 1991-03-26 | 1992-10-20 | Mitsubishi Electric Corp | サーマルヘッド |
-
1991
- 1991-08-06 JP JP19653091A patent/JPH0538836A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61295754A (ja) * | 1985-06-24 | 1986-12-26 | Nec Corp | サ−マルヘツド |
| JPH0376375A (ja) * | 1989-08-17 | 1991-04-02 | Sharp Corp | 印字ヘッド |
| JPH04296575A (ja) * | 1991-03-26 | 1992-10-20 | Mitsubishi Electric Corp | サーマルヘッド |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0774358B1 (en) | Thermal Printer | |
| JPH02501646A (ja) | データ・ラッチの選択用トークン・ビットを有するドットプリンタおよびそのプリンタに使用するドライバ回路 | |
| EP0295953A2 (en) | Printing method of thermal printer | |
| EP0535705B1 (en) | Recording head driving device | |
| JPH081996A (ja) | ラインヘッド | |
| JPH0538836A (ja) | プリントヘツド及び印字装置 | |
| EP0307180B1 (en) | A printer having a print head with an s/p converter and a driving circuit | |
| KR100398032B1 (ko) | 소형프린터 | |
| JPH0311273B2 (ja) | ||
| GB2059655A (en) | Current drive circuit for thermal imaging devices | |
| JP3062314B2 (ja) | 印字素子駆動回路装置及び印字装置 | |
| JPH0382562A (ja) | サーマルヘッド駆動装置 | |
| JP2772170B2 (ja) | サーマルヘッド駆動回路及び印字装置 | |
| JPH0557957A (ja) | プリントヘツドおよびその駆動方法 | |
| JPH0524244A (ja) | サーマルヘツド駆動回路装置および印字装置 | |
| JP2000151423A (ja) | パラレルシリアル変換装置およびパラレルシリアル変換方法 | |
| JPH03293171A (ja) | 両面印字ドットマトリックスプリンタの印字制御方法 | |
| JPS60201958A (ja) | サ−マルヘツドのデ−タ送出回路 | |
| JP2570723B2 (ja) | サーマルヘッドの制御回路 | |
| JPH11320982A (ja) | 印字装置 | |
| JP2563014B2 (ja) | サーマルヘッド | |
| JP4385459B2 (ja) | サーマルヘッドの制御装置及びその制御方法 | |
| JPS6024967A (ja) | ドライバ搭載形サ−マルヘツドの駆動回路 | |
| JPH058428A (ja) | サーマルヘツド駆動回路装置および印字装置 | |
| JPH08295044A (ja) | サーマルプリンタ |