JPH0541099A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0541099A JPH0541099A JP3196356A JP19635691A JPH0541099A JP H0541099 A JPH0541099 A JP H0541099A JP 3196356 A JP3196356 A JP 3196356A JP 19635691 A JP19635691 A JP 19635691A JP H0541099 A JPH0541099 A JP H0541099A
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- circuit
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Abstract
(57)【要約】
【構成】あるアドレス端子の入力信号を入力としテスト
モード設定信号を出力とするテストモード設定回路１０
５を設ける。前記テストモード設定信号により能動状態
となり、冗長のためのアドレスデータ等を記憶しておく
ためのヒューズ判定回路のデータの内容を半導体記憶装
置の外部に出力するためのヒューズデータ選択用トラン
ジスタ群１３０及びヒューズデータ出力回路２００を設
ける。 【効果】ヒューズ判定回路の各々の特性を調べることが
でき、どのアドレス入力にどの冗長セル部が使用されて
いるかを容易に検知できる。
モード設定信号を出力とするテストモード設定回路１０
５を設ける。前記テストモード設定信号により能動状態
となり、冗長のためのアドレスデータ等を記憶しておく
ためのヒューズ判定回路のデータの内容を半導体記憶装
置の外部に出力するためのヒューズデータ選択用トラン
ジスタ群１３０及びヒューズデータ出力回路２００を設
ける。 【効果】ヒューズ判定回路の各々の特性を調べることが
でき、どのアドレス入力にどの冗長セル部が使用されて
いるかを容易に検知できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に冗長回路を有する半導体記憶装置に関する。
特に冗長回路を有する半導体記憶装置に関する。
【０００２】
【従来の技術】従来の冗長回路を有する半導体記憶装置
は、図９に示すような回路構成になっている。
は、図９に示すような回路構成になっている。
【０００３】図９において、メインセル部１１０と、冗
長セル部１１７と、行デコーダ１０９と、アドスバッフ
ァ１０７と、列デコーダ１０８と、センス・アンプ書込
回路１１２と、冗長用センス・アンプ書込回路１１２′
と、列選択用トランジスタ群１１１と、アドレス入力端
子（Ａ０〜Ａｍ）１０４と、Ｉ／Ｏ端子１１４と、入出
力バッファ１１３と、ヒューズ判定回路（１）００１〜
（ｎ）００ｎと、ヒューズ判定回路（ｓ）００ｓと、２
個の排他的ＯＲ（ＥＯＲ）回路１００と、ＮＡＮＤ回路
１０１と、インバータ回路１０２と、２個のｎ形トラン
ジスタ１０３とが示されている。
長セル部１１７と、行デコーダ１０９と、アドスバッフ
ァ１０７と、列デコーダ１０８と、センス・アンプ書込
回路１１２と、冗長用センス・アンプ書込回路１１２′
と、列選択用トランジスタ群１１１と、アドレス入力端
子（Ａ０〜Ａｍ）１０４と、Ｉ／Ｏ端子１１４と、入出
力バッファ１１３と、ヒューズ判定回路（１）００１〜
（ｎ）００ｎと、ヒューズ判定回路（ｓ）００ｓと、２
個の排他的ＯＲ（ＥＯＲ）回路１００と、ＮＡＮＤ回路
１０１と、インバータ回路１０２と、２個のｎ形トラン
ジスタ１０３とが示されている。
【０００４】メインセル部１１０に不良が存在する場
合、該当不良個所を冗長セル部１１７に置き換えて、外
見上全メモリセルが良品となる様にして使用されてい
る。冗長セル部１１７への置き換えは、ヒューズの切断
や紫外線から完全に遮へいされたＥＰＲＯＭへの書込等
により、置き換えデータを記憶している方法が一般的で
ある。
合、該当不良個所を冗長セル部１１７に置き換えて、外
見上全メモリセルが良品となる様にして使用されてい
る。冗長セル部１１７への置き換えは、ヒューズの切断
や紫外線から完全に遮へいされたＥＰＲＯＭへの書込等
により、置き換えデータを記憶している方法が一般的で
ある。
【０００５】ヒューズ判定回路（１）００１〜ヒューズ
判定回路（ｎ）００ｎにアドレスデータを記憶させ、ヒ
ューズ判定回路（ｓ）００ｓに冗長回路の使用の有無を
記憶させている。このヒューズ判定回路（１）〜（ｎ）
の出力とアドレスバッファ１１３の出力とが一致し、か
つヒューズ判定回路（ｓ）００ｓの出力が冗長使用を示
す場合、冗長セル部１１７をアクセスする構成となって
いる。
判定回路（ｎ）００ｎにアドレスデータを記憶させ、ヒ
ューズ判定回路（ｓ）００ｓに冗長回路の使用の有無を
記憶させている。このヒューズ判定回路（１）〜（ｎ）
の出力とアドレスバッファ１１３の出力とが一致し、か
つヒューズ判定回路（ｓ）００ｓの出力が冗長使用を示
す場合、冗長セル部１１７をアクセスする構成となって
いる。
【０００６】
【発明が解決しようとする課題】このような従来の冗長
回路では、ヒューズ判定回路の電源電圧マージン，ヒュ
ーズのＯＮ，ＯＦＦ情報等、ヒューズ判定回路の個別の
データを収集することが困難であった。
回路では、ヒューズ判定回路の電源電圧マージン，ヒュ
ーズのＯＮ，ＯＦＦ情報等、ヒューズ判定回路の個別の
データを収集することが困難であった。
【０００７】従って、ヒューズ切断方法の場合、そのヒ
ューズが完全に切断されているか否か、あるいはＰＲＯ
Ｍセルを用いた場合、そのセルのしきい値電圧の変化が
十分であるか否かのチェックが非常に煩雑である。
ューズが完全に切断されているか否か、あるいはＰＲＯ
Ｍセルを用いた場合、そのセルのしきい値電圧の変化が
十分であるか否かのチェックが非常に煩雑である。
【０００８】本発明の目的は、前記欠点を解決し、冗長
回路のチェックが簡単・確実に行えるようにした半導体
記憶装置を提供することにある。
回路のチェックが簡単・確実に行えるようにした半導体
記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明の構成は、冗長回
路を備えた半導体記憶装置において、行方向又は列方向
に対して設けた１組又は複数組の冗長メモリセル部と、
前記冗長メモリセル部に対応した１組又は複数組の、前
記冗長メモリセル部の切換のための情報を蓄えるヒュー
ズ素子群と、前記ヒューズ素子群を構成するヒューズ
と、前記ヒューズ素子群の各々に蓄えられている個々の
データを直接外部端子に出力するためのヒューズデータ
出力回路と、複数のヒューズ素子群のうち所望のヒュー
ズ素子のデータを前記ヒューズデータ出力回路に接続す
るヒューズデータ選択トランジスタ群と、ある外部端子
から入力信号により内部信号を出力しテストモードを設
定するテストモード設定回路とを備えたことを特徴とす
る。
路を備えた半導体記憶装置において、行方向又は列方向
に対して設けた１組又は複数組の冗長メモリセル部と、
前記冗長メモリセル部に対応した１組又は複数組の、前
記冗長メモリセル部の切換のための情報を蓄えるヒュー
ズ素子群と、前記ヒューズ素子群を構成するヒューズ
と、前記ヒューズ素子群の各々に蓄えられている個々の
データを直接外部端子に出力するためのヒューズデータ
出力回路と、複数のヒューズ素子群のうち所望のヒュー
ズ素子のデータを前記ヒューズデータ出力回路に接続す
るヒューズデータ選択トランジスタ群と、ある外部端子
から入力信号により内部信号を出力しテストモードを設
定するテストモード設定回路とを備えたことを特徴とす
る。
【００１０】
【実施例】図１は本発明の第１の実施例の半導体記憶装
置の３分割図面のうち第１分割目分を示すブロック図、
図２は第２分割目分を示すブロック図、図３は第３分割
目分を示すブロック図である。
置の３分割図面のうち第１分割目分を示すブロック図、
図２は第２分割目分を示すブロック図、図３は第３分割
目分を示すブロック図である。
【００１１】図１，図２，図３において、アルファベッ
トの配線Ａ乃至Ｐは、それぞれ同符号同士が接続されて
いる。
トの配線Ａ乃至Ｐは、それぞれ同符号同士が接続されて
いる。
【００１２】本実施例は、冗長セル部アクセス回路
（１）〜（ｍ）と、セレクタ１１８と、ヒューズデータ
選択用トランジスタ群１３０と、ＮＯＲ回路１１５と、
Ｉ／Ｏバッファ１１３と、センスアンプ書込回路１１２
と、テストモード設定回路１０５と、アドレスバッファ
１０７と、Ｉ／Ｏ端子１１４と、Ｉ／Ｏバッファ１１３
と、センス・アンプ書込回路１１２と、列選択用トラン
ジスタ群１１１と、メインセル部１１０と、ヒューズデ
ータ出力回路１３１と、列デコーダ１０８と、行デコー
ダ１０９と、冗長セル部１１６と、ヒューズデータ出力
回路２００とを備えている。
（１）〜（ｍ）と、セレクタ１１８と、ヒューズデータ
選択用トランジスタ群１３０と、ＮＯＲ回路１１５と、
Ｉ／Ｏバッファ１１３と、センスアンプ書込回路１１２
と、テストモード設定回路１０５と、アドレスバッファ
１０７と、Ｉ／Ｏ端子１１４と、Ｉ／Ｏバッファ１１３
と、センス・アンプ書込回路１１２と、列選択用トラン
ジスタ群１１１と、メインセル部１１０と、ヒューズデ
ータ出力回路１３１と、列デコーダ１０８と、行デコー
ダ１０９と、冗長セル部１１６と、ヒューズデータ出力
回路２００とを備えている。
【００１３】本実施例では、行アドレスｎ本分の冗長セ
ル部をｍ組持つ場合を例としている。
ル部をｍ組持つ場合を例としている。
【００１４】通常動作時には、テストモード設定回路１
０５は非能動状態となり、その出力信号ＴＥＳ（否定
値）はＨレベルとなる。このとき、ｎ形トランジスタＭ
1 〜Ｍn ，ＭS は導通状態となり、さらにセレクタ１１
８（図８参照）の出力信号はすべてＬレベルとなるた
め、ヒューズデータ選択用トランジスタ群１３０はすべ
て非導通状態となる。
０５は非能動状態となり、その出力信号ＴＥＳ（否定
値）はＨレベルとなる。このとき、ｎ形トランジスタＭ
1 〜Ｍn ，ＭS は導通状態となり、さらにセレクタ１１
８（図８参照）の出力信号はすべてＬレベルとなるた
め、ヒューズデータ選択用トランジスタ群１３０はすべ
て非導通状態となる。
【００１５】したがって、ヒューズデータ信号線Ｆ1 〜
Ｆn ，Ｆs はすべてＬレベルに設定される。この時、ヒ
ューズデータ出力回路２００（図７）中のｎ形トランジ
スタ１０３は非導通状態となる。以上のことから、通常
動作時にはヒューズデータ出力に関する回路群は、すべ
て非能動状態となり、通常の動作となる。
Ｆn ，Ｆs はすべてＬレベルに設定される。この時、ヒ
ューズデータ出力回路２００（図７）中のｎ形トランジ
スタ１０３は非導通状態となる。以上のことから、通常
動作時にはヒューズデータ出力に関する回路群は、すべ
て非能動状態となり、通常の動作となる。
【００１６】これに対して、あるアドレス端子に特定の
信号を与えてテストモードを設定すると、テストモード
設定回路１０５の出力信号ＴＥＳ（否定値）はＬレベル
となる。すると、セレクタ回路１１８は能動状態とな
り、アドレス端子Ａｉ〜Ａｙに入力されたアドレス信号
に対応した出力信号Ｙs2のみがＨレベルとなり、ヒュー
ズデータ選別用トランジスタ群１３０のうち１組が選択
され、１組のヒューズ判定回路のデータがヒューズデー
タ信号線Ｆ1 〜Ｆs ，Ｆn に出力される。ところで、こ
の時、図中ｎ形トランジスタＭ1 〜Ｍn ，ＭS は非導通
状態にあるので、ヒューズ判定回路のデータはヒューズ
データ信号線Ｆ1 〜Ｆs ，Ｆn を通してヒューズデータ
出力回路２００に伝達される。さらに、前述のヒューズ
データ出力回路２００はアドレス入力端子１０４に接続
されている。
信号を与えてテストモードを設定すると、テストモード
設定回路１０５の出力信号ＴＥＳ（否定値）はＬレベル
となる。すると、セレクタ回路１１８は能動状態とな
り、アドレス端子Ａｉ〜Ａｙに入力されたアドレス信号
に対応した出力信号Ｙs2のみがＨレベルとなり、ヒュー
ズデータ選別用トランジスタ群１３０のうち１組が選択
され、１組のヒューズ判定回路のデータがヒューズデー
タ信号線Ｆ1 〜Ｆs ，Ｆn に出力される。ところで、こ
の時、図中ｎ形トランジスタＭ1 〜Ｍn ，ＭS は非導通
状態にあるので、ヒューズ判定回路のデータはヒューズ
データ信号線Ｆ1 〜Ｆs ，Ｆn を通してヒューズデータ
出力回路２００に伝達される。さらに、前述のヒューズ
データ出力回路２００はアドレス入力端子１０４に接続
されている。
【００１７】次に図７を用いて図３のヒューズデータ出
力回路２００について説明する。ヒューズデータ出力回
路は、アドレス入力信号線と基準電位に直列に挿入され
た抵抗１２０及びｎ形トランジスタ１０３により構成さ
れ、このｎ形トランジスタ１０３のゲート端子にヒュー
ズデータ信号線Ｆi が接続されている。いま、ヒューズ
判定回路（図１）のデータが“Ｈ”レベルとすると、ヒ
ューズデータ信号線もＨレベルとなり、ｎ形トランジス
タ１０３は導通状態となる。したがって、この時アドレ
ス入力端子１０４にＨレベルを印加すれば、アドレス入
力端子１０４から基準電位に電流が流れる。
力回路２００について説明する。ヒューズデータ出力回
路は、アドレス入力信号線と基準電位に直列に挿入され
た抵抗１２０及びｎ形トランジスタ１０３により構成さ
れ、このｎ形トランジスタ１０３のゲート端子にヒュー
ズデータ信号線Ｆi が接続されている。いま、ヒューズ
判定回路（図１）のデータが“Ｈ”レベルとすると、ヒ
ューズデータ信号線もＨレベルとなり、ｎ形トランジス
タ１０３は導通状態となる。したがって、この時アドレ
ス入力端子１０４にＨレベルを印加すれば、アドレス入
力端子１０４から基準電位に電流が流れる。
【００１８】次に、ヒューズ判定回路のデータが“Ｌ”
レベルの時には前述したヒューズデータ信号線はＬレベ
ルとなり、前述ｎ形トランジスタ１０３は非導通状態と
なり、アドレス入力端子１０４にＨレベルを印加して
も、電流が流れるパスは回路的には発生しない。
レベルの時には前述したヒューズデータ信号線はＬレベ
ルとなり、前述ｎ形トランジスタ１０３は非導通状態と
なり、アドレス入力端子１０４にＨレベルを印加して
も、電流が流れるパスは回路的には発生しない。
【００１９】したがって、アドレス入力端子１０４にＨ
レベルを印加し、そのアドレス端子の入力端子リークを
測定することにより、ヒューズ判定回路のデータを、リ
ーク電流の有無によって検知することができる。
レベルを印加し、そのアドレス端子の入力端子リークを
測定することにより、ヒューズ判定回路のデータを、リ
ーク電流の有無によって検知することができる。
【００２０】図８において、図２のセレクタ１１８は、
アドレス入力Ａk を入力とするテストモード設定回路１
３５と、（Ａi ，…，Ａi+n-1 ）を入力とするアドレス
バッファ１３６と、ＮＡＮＤゲート１０１と、インバー
タ１０２とを備え、セレクタ出力信号Ｙs1，…，Ｙsmを
出力する回路である。
アドレス入力Ａk を入力とするテストモード設定回路１
３５と、（Ａi ，…，Ａi+n-1 ）を入力とするアドレス
バッファ１３６と、ＮＡＮＤゲート１０１と、インバー
タ１０２とを備え、セレクタ出力信号Ｙs1，…，Ｙsmを
出力する回路である。
【００２１】図４，図５，図６は、本発明の第２の実施
例の半導体記憶装置の３分割図面のうちそれぞれ第１分
割目分，第２分割目分，第３分割目分を示すブロック図
である。
例の半導体記憶装置の３分割図面のうちそれぞれ第１分
割目分，第２分割目分，第３分割目分を示すブロック図
である。
【００２２】図４，図５，図６内の配線１乃至２２のう
ち同一算用数字のものを結線して、全体の回路となる。
ち同一算用数字のものを結線して、全体の回路となる。
【００２３】本発明の第２の実施例のブロック図は、行
アドレスｎ本分の冗長セル部をｍ組持つ場合である。
アドレスｎ本分の冗長セル部をｍ組持つ場合である。
【００２４】ヒューズデータ選択用トランジスタ群１３
０及びヒューズデータ出力回路２００の構成は、前記第
１の実施例と基本的に同等である。異なる点は、ヒュー
ズデータ選択用トランジスタ群１３０のセレクト方法で
ある。本実施例では、行デコーダの出力によりヒューズ
データ選択用トランジスタ群１３０をセレクトするもの
であり、テストモード信号ＴＥＳ（否定値）がＬレベル
になった時、ＣＭＯＳ伝達ゲート１０６が能動状態とな
り、行デコーダの出力がヒューズデータ選択用トランジ
スタ群１３０に接続される。
０及びヒューズデータ出力回路２００の構成は、前記第
１の実施例と基本的に同等である。異なる点は、ヒュー
ズデータ選択用トランジスタ群１３０のセレクト方法で
ある。本実施例では、行デコーダの出力によりヒューズ
データ選択用トランジスタ群１３０をセレクトするもの
であり、テストモード信号ＴＥＳ（否定値）がＬレベル
になった時、ＣＭＯＳ伝達ゲート１０６が能動状態とな
り、行デコーダの出力がヒューズデータ選択用トランジ
スタ群１３０に接続される。
【００２５】従って、アドス入力端子１０４にアドレス
信号を入力することにより、任意のヒューズデータ選別
用トランジスタ群の１組を選択することができる。
信号を入力することにより、任意のヒューズデータ選別
用トランジスタ群の１組を選択することができる。
【００２６】
【発明の効果】以上説明したように、本発明は、個々の
冗長用ヒューズ判定回路のデータを外部端子に出力する
テストモードを設定することにより、ヒューズ判定回路
のそれぞれの特性を評価・選別することができるととも
に、どのアドレス入力の時にどの冗長セル部が使用され
ているかを容易に検知することができるという効果を有
する。
冗長用ヒューズ判定回路のデータを外部端子に出力する
テストモードを設定することにより、ヒューズ判定回路
のそれぞれの特性を評価・選別することができるととも
に、どのアドレス入力の時にどの冗長セル部が使用され
ているかを容易に検知することができるという効果を有
する。
【図１】本発明の第１の実施例の半導体記憶装置の３分
割図面のうち第１分割目の部分を示すブロック図であ
る。
割図面のうち第１分割目の部分を示すブロック図であ
る。
【図２】図１の第２分割目の部分を示すブロック図であ
る。
る。
【図３】図１の第３分割目の部分を示すブロック図であ
る。
る。
【図４】本発明の第２の実施例の半導体記憶装置の３分
割図面のうち第１分割目の部分を示すブロック図であ
る。
割図面のうち第１分割目の部分を示すブロック図であ
る。
【図５】図４の第２分割目の部分を示すブロック図であ
る。
る。
【図６】図４の第３分割目の部分を示すブロック図であ
る。
る。
【図７】図１のヒューズデータ出力回路を示すブロック
図である。
図である。
【図８】図１のセレクタを示すブロック図である。
【図９】従来の半導体記憶装置を示すブロック図であ
る。
る。
００１，００ｎ，００ｓ ヒューズ判定回路 １００ ＥＯＲ回路 １０１ ＮＡＮＤ回路 １０２ インバータ回路 １０３ ｎ形トランジスタ １０４ アドレス入力端子 １０５ テストモード設定回路 １０６ ＣＭＯＳトランスレイトゲート １０７ アドレスバッファ １０８ 列デコーダ １０９ 行デコーダ １１０ メインセル部 １１１ 列選択用トランジスタ １１２ センスアンプ・書込回路 １１３ Ｉ／Ｏバッファ １１４ Ｉ／Ｏ端子 １１５ ＮＯＲ回路 １１６ 冗長セル部（行） １１７ 冗長セル部（列） １１８ セレクタ回路 ２００ ヒューズセルマージン回路 １１９ 入力保護 １２０ 抵抗 Ｍ1 ，Ｍn ，Ｍs ｎ形トランジスタ Ｆ1 〜Ｆn ，Ｆs ヒューズデータ信号線 ＴＥＳ（否定値） テストモード設定信号
Claims (2)
- 【請求項１】 冗長回路を備えた半導体記憶装置におい
て、行方向又は列方向に対して設けた１組又は複数組の
冗長メモリセル部と、前記冗長メモリセル部に対応した
１組又は複数組の、前記冗長メモリセル部の切換のため
の情報を蓄えるヒューズ素子群と、前記ヒューズ素子群
を構成するヒューズと、前記ヒューズ素子群の各々に蓄
えられている個々のデータを直接外部端子に出力するた
めのヒューズデータ出力回路と、複数のヒューズ素子群
のうち所望のヒューズ素子のデータを前記ヒューズデー
タ出力回路に接続するヒューズデータ選択トランジスタ
群と、ある外部端子から入力信号により内部信号を出力
しテストモードを設定するテストモード設定回路とを備
えたことを特徴とする半導体記憶装置。 - 【請求項２】 ヒューズデータ出力回路が、アドレス入
力端子の入力端子リークの有無によりデータを出力する
回路であることを特徴とする請求項１記載の半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03196356A JP3092223B2 (ja) | 1991-08-06 | 1991-08-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03196356A JP3092223B2 (ja) | 1991-08-06 | 1991-08-06 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0541099A true JPH0541099A (ja) | 1993-02-19 |
| JP3092223B2 JP3092223B2 (ja) | 2000-09-25 |
Family
ID=16356480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03196356A Expired - Fee Related JP3092223B2 (ja) | 1991-08-06 | 1991-08-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3092223B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5555522A (en) * | 1994-05-20 | 1996-09-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory having redundant cells |
| US7525863B2 (en) | 2005-04-25 | 2009-04-28 | Samsung Electronics Co., Ltd. | Logic circuit setting optimization condition of semiconductor integrated circuit regardless of fuse cut |
-
1991
- 1991-08-06 JP JP03196356A patent/JP3092223B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5555522A (en) * | 1994-05-20 | 1996-09-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory having redundant cells |
| US7525863B2 (en) | 2005-04-25 | 2009-04-28 | Samsung Electronics Co., Ltd. | Logic circuit setting optimization condition of semiconductor integrated circuit regardless of fuse cut |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3092223B2 (ja) | 2000-09-25 |
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Legal Events
| Date | Code | Title | Description |
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