JPH0541438A - 半導体装置の帯電量の測定方法 - Google Patents
半導体装置の帯電量の測定方法Info
- Publication number
- JPH0541438A JPH0541438A JP3196927A JP19692791A JPH0541438A JP H0541438 A JPH0541438 A JP H0541438A JP 3196927 A JP3196927 A JP 3196927A JP 19692791 A JP19692791 A JP 19692791A JP H0541438 A JPH0541438 A JP H0541438A
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- Japan
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- charge
- floating gate
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- control gate
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 製造プロセスにおける帯電量の測定方法に関
し，モニタ素子の製造工程が簡単で，高感度のチャージ
アップ量測定を可能にすることを目的とする。 【構成】 半導体基板に形成された制御ゲートと，該制
御ゲート上および該基板の該制御ゲートから離れた領域
上に絶縁膜を介して形成された浮遊ゲートと，該浮遊ゲ
ートの両側において該基板に形成されたソースドレイン
領域を有する不揮発性記憶素子を用いて，測定対象とす
る製造プロセス中に該浮遊ゲートに蓄積する電荷量を素
子特性の変化量で測定するように構成する。
し，モニタ素子の製造工程が簡単で，高感度のチャージ
アップ量測定を可能にすることを目的とする。 【構成】 半導体基板に形成された制御ゲートと，該制
御ゲート上および該基板の該制御ゲートから離れた領域
上に絶縁膜を介して形成された浮遊ゲートと，該浮遊ゲ
ートの両側において該基板に形成されたソースドレイン
領域を有する不揮発性記憶素子を用いて，測定対象とす
る製造プロセス中に該浮遊ゲートに蓄積する電荷量を素
子特性の変化量で測定するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造プロセ
スにおける帯電量の測定方法に関する。半導体装置の製
造プロセス中に起こる帯電（チャージアップ）により，
素子破壊やゲート耐圧の劣化が問題となり，各プロセス
において高感度のチャージアップモニタが必要となって
いる。
スにおける帯電量の測定方法に関する。半導体装置の製
造プロセス中に起こる帯電（チャージアップ）により，
素子破壊やゲート耐圧の劣化が問題となり，各プロセス
において高感度のチャージアップモニタが必要となって
いる。
【０００２】本発明はこの必要性に対処した方法として
利用できる。
利用できる。
【０００３】
【従来の技術】従来，プロセス中のチャージアップ量を
測定する方法として，浮遊ゲートを有する電気的に書込
可能なEPROM 素子を備えた測定装置を用い, 浮遊ゲート
に帯電した電荷によるEPROM の素子特性の変化によって
チャージアップ量を測定する方法がとられていた。
測定する方法として，浮遊ゲートを有する電気的に書込
可能なEPROM 素子を備えた測定装置を用い, 浮遊ゲート
に帯電した電荷によるEPROM の素子特性の変化によって
チャージアップ量を測定する方法がとられていた。
【０００４】
【発明が解決しようとする課題】ところが，EPROM 素子
はポリシリコン膜の２層構造であり，基板上にトンネル
酸化膜を介して浮遊ゲート，ゲート酸化膜，制御ゲート
の順に積層された２層ゲートを有する。
はポリシリコン膜の２層構造であり，基板上にトンネル
酸化膜を介して浮遊ゲート，ゲート酸化膜，制御ゲート
の順に積層された２層ゲートを有する。
【０００５】従って，チャージアップを受ける表面部分
が制御ゲートであるため，素子特性の変化量は小さく，
モニタとしての感度が低かった。また，２層構造のEPRO
M 素子は，基板より浮遊ゲートに電荷をトンネルさせる
トンネル酸化膜が必要なことや，ポリシリコン膜が２層
であることから，他の測定装置や素子と同時に形成する
際工程が複雑であった。
が制御ゲートであるため，素子特性の変化量は小さく，
モニタとしての感度が低かった。また，２層構造のEPRO
M 素子は，基板より浮遊ゲートに電荷をトンネルさせる
トンネル酸化膜が必要なことや，ポリシリコン膜が２層
であることから，他の測定装置や素子と同時に形成する
際工程が複雑であった。
【０００６】本発明はモニタ素子の製造工程が簡単で，
高感度のチャージアップ量測定を可能にすることを目的
とする。
高感度のチャージアップ量測定を可能にすることを目的
とする。
【０００７】
【課題を解決するための手段】上記課題の解決は，半導
体基板に形成された制御ゲートと，該制御ゲート上およ
び該基板の該制御ゲートから離れた領域上に絶縁膜を介
して形成された浮遊ゲートと，該浮遊ゲートの両側にお
いて該基板に形成されたソースドレイン領域を有する不
揮発性記憶素子を用いて，測定対象とする製造プロセス
中に該浮遊ゲートに蓄積する電荷量を素子特性の変化量
で測定する半導体装置の帯電量の測定方法により達成さ
れる。
体基板に形成された制御ゲートと，該制御ゲート上およ
び該基板の該制御ゲートから離れた領域上に絶縁膜を介
して形成された浮遊ゲートと，該浮遊ゲートの両側にお
いて該基板に形成されたソースドレイン領域を有する不
揮発性記憶素子を用いて，測定対象とする製造プロセス
中に該浮遊ゲートに蓄積する電荷量を素子特性の変化量
で測定する半導体装置の帯電量の測定方法により達成さ
れる。
【０００８】
【作用】本発明はチャージアップ量測定のためのモニタ
素子として１層ゲートのEPROMを用い, 基板表面に浮遊
ゲートを存在させることにより，あるプロセス中に浮遊
ゲートに蓄積する電荷を増すことによりモニタ感度を上
げたのである。
素子として１層ゲートのEPROMを用い, 基板表面に浮遊
ゲートを存在させることにより，あるプロセス中に浮遊
ゲートに蓄積する電荷を増すことによりモニタ感度を上
げたのである。
【０００９】上記蓄積電荷によりしきい値電圧が変化
し，その変化量は上記蓄積された電荷量に依存する。従
ってしきい値電圧の変化からそのプロセス中に発生した
半導体装置のチャージアップ量を測定することができ
る。
し，その変化量は上記蓄積された電荷量に依存する。従
ってしきい値電圧の変化からそのプロセス中に発生した
半導体装置のチャージアップ量を測定することができ
る。
【００１０】また，しきい値電圧の変化が正負いずれの
方向であるかにより，蓄積電荷の正負が判断できる。
方向であるかにより，蓄積電荷の正負が判断できる。
【００１１】
【実施例】図１ (A)〜(C) は本発明の一実施例の説明図
である。図はチャージアップ量測定のモニタ素子として
の１層構造EPROM 素子の構造を示し, 図１(A) は平面
図, 図１(B) はA-A 断面図, 図１(C) はB-B 断面図であ
る。
である。図はチャージアップ量測定のモニタ素子として
の１層構造EPROM 素子の構造を示し, 図１(A) は平面
図, 図１(B) はA-A 断面図, 図１(C) はB-B 断面図であ
る。
【００１２】図において，１はｐ型シリコン(p-Si)基
板，２は制御ゲートでｎ型拡散層，３はゲート絶縁膜で
二酸化シリコン(SiO2)膜，４は浮遊ゲートでポリシリコ
ン膜，５，６はソースドレイン領域でｎ型拡散層，７は
分離絶縁膜でSiO2膜である。
板，２は制御ゲートでｎ型拡散層，３はゲート絶縁膜で
二酸化シリコン(SiO2)膜，４は浮遊ゲートでポリシリコ
ン膜，５，６はソースドレイン領域でｎ型拡散層，７は
分離絶縁膜でSiO2膜である。
【００１３】浮遊ゲート４は，モニタ素子として感度を
上げるために通常のメモリ素子としてのEPROM よりも,
制御ゲート上において広い面積を有するように形成して
いる。
上げるために通常のメモリ素子としてのEPROM よりも,
制御ゲート上において広い面積を有するように形成して
いる。
【００１４】また, 浮遊ゲート４と基板１間には厚いゲ
ート絶縁膜があるだけで，通常のメモリ素子としてのEP
ROM のようにトンネル絶縁膜がないため，モニタ素子作
成は容易である。
ート絶縁膜があるだけで，通常のメモリ素子としてのEP
ROM のようにトンネル絶縁膜がないため，モニタ素子作
成は容易である。
【００１５】製造プロセスの概要は，まず, p-Si基板１
にチャネルカット領域（図中省略）の形成や分離絶縁膜
７として熱酸化により厚さ4000〜7000ÅのSiO2膜を形成
する。
にチャネルカット領域（図中省略）の形成や分離絶縁膜
７として熱酸化により厚さ4000〜7000ÅのSiO2膜を形成
する。
【００１６】次いで，基板１の表面に注入時のスルー絶
縁膜（図中省略）として熱酸化により厚さ 250〜400 Å
のSiO2膜を形成する。次いで, 基板１にりんイオン
(P+ ) を注入して制御ゲート２を形成する。
縁膜（図中省略）として熱酸化により厚さ 250〜400 Å
のSiO2膜を形成する。次いで, 基板１にりんイオン
(P+ ) を注入して制御ゲート２を形成する。
【００１７】P+ の注入条件の一例は, エネルギー 60 K
eV , ドーズ量 1×1015cm-2である。次いで, スルー絶
縁膜を除去し, ゲート絶縁膜３として熱酸化により厚さ
300〜400 ÅのSiO2膜(GOX)A形成する。
eV , ドーズ量 1×1015cm-2である。次いで, スルー絶
縁膜を除去し, ゲート絶縁膜３として熱酸化により厚さ
300〜400 ÅのSiO2膜(GOX)A形成する。
【００１８】次いで, 浮遊ゲート４として，気相成長(C
VD) 法により厚さ3000〜4000Åのポリシリコン膜を成長
し，パターニング後浮遊ゲート４に自己整合して，イオ
ン注入によりソースドレイン領域５，６を形成する。
VD) 法により厚さ3000〜4000Åのポリシリコン膜を成長
し，パターニング後浮遊ゲート４に自己整合して，イオ
ン注入によりソースドレイン領域５，６を形成する。
【００１９】図示されないが，ソースドレイン領域５，
６および制御ゲート４は，外部導出端子のアルミニウム
(Al)膜からなるパッドに接続される。実施例のモニタ素
子を用いたチャージアップ量の測定方法は次の通りであ
る。
６および制御ゲート４は，外部導出端子のアルミニウム
(Al)膜からなるパッドに接続される。実施例のモニタ素
子を用いたチャージアップ量の測定方法は次の通りであ
る。
【００２０】図２はしきい値電圧の変化を説明する図で
ある。図において，横軸はゲート電圧VG, 縦軸はドレイ
ン電流ID(Log) である。まず，素子形成後に通常のFET
測定方法でしきい値電圧Ｖth１を測定する。
ある。図において，横軸はゲート電圧VG, 縦軸はドレイ
ン電流ID(Log) である。まず，素子形成後に通常のFET
測定方法でしきい値電圧Ｖth１を測定する。
【００２１】その後，素子を紫外線消去し，プロセス経
過後再度しきい値電圧Ｖth２を測定する。図中, (1) は
紫外線消去前のVG-ID 関係を示し，(2) は紫外線消去後
のVG-ID関係を示す。
過後再度しきい値電圧Ｖth２を測定する。図中, (1) は
紫外線消去前のVG-ID 関係を示し，(2) は紫外線消去後
のVG-ID関係を示す。
【００２２】Ｖth２とＶth１の差ΔＶthがチャージアッ
プによる素子特性の変化量である。また，ΔＶthが正の
場合は負の電荷が，ΔＶthが負の場合は正の電荷が蓄積
したことが分かる。
プによる素子特性の変化量である。また，ΔＶthが正の
場合は負の電荷が，ΔＶthが負の場合は正の電荷が蓄積
したことが分かる。
【００２３】
【発明の効果】半導体装置の製造プロセスにおいて，モ
ニタ素子の製造工程が簡単で，高感度のチャージアップ
量測定が可能になった。
ニタ素子の製造工程が簡単で，高感度のチャージアップ
量測定が可能になった。
【００２４】また，チャージアップする電荷の正負も分
かるようになった。
かるようになった。
【図１】 本発明の一実施例の説明図
【図２】 しきい値電圧の変化を説明する図
１ ｐ型シリコン(p-Si)基板 ２ 制御ゲートでｎ型拡散層 ３ ゲート絶縁膜で二酸化シリコン(SiO2)膜 ４ 浮遊ゲートでポリシリコン膜 ５，６ ソースドレイン領域でｎ型拡散層 ７は分離絶縁膜でSiO2膜
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (1)
- 【請求項１】 半導体基板に形成された制御ゲートと，
該制御ゲート上および該基板の該制御ゲートから離れた
領域上に絶縁膜を介して形成された浮遊ゲートと，該浮
遊ゲートの両側において該基板に形成されたソースドレ
イン領域を有する不揮発性記憶素子を用いて，測定対象
とする製造プロセス中に該浮遊ゲートに蓄積する電荷量
を素子特性の変化量で測定することを特徴とする半導体
装置の帯電量の測定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196927A JPH0541438A (ja) | 1991-08-07 | 1991-08-07 | 半導体装置の帯電量の測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196927A JPH0541438A (ja) | 1991-08-07 | 1991-08-07 | 半導体装置の帯電量の測定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541438A true JPH0541438A (ja) | 1993-02-19 |
Family
ID=16365985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3196927A Withdrawn JPH0541438A (ja) | 1991-08-07 | 1991-08-07 | 半導体装置の帯電量の測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541438A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003218225A (ja) * | 2001-11-06 | 2003-07-31 | Koninkl Philips Electronics Nv | 電荷検出半導体素子、電荷検出半導体素子および基準半導体素子を有するシステム、ウェハー、ウェハーの使用、およびウェハー帯電の定性的および定量的な測定方法 |
-
1991
- 1991-08-07 JP JP3196927A patent/JPH0541438A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003218225A (ja) * | 2001-11-06 | 2003-07-31 | Koninkl Philips Electronics Nv | 電荷検出半導体素子、電荷検出半導体素子および基準半導体素子を有するシステム、ウェハー、ウェハーの使用、およびウェハー帯電の定性的および定量的な測定方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |