JPH0541636A - 電圧制御発振器 - Google Patents
電圧制御発振器Info
- Publication number
- JPH0541636A JPH0541636A JP3196735A JP19673591A JPH0541636A JP H0541636 A JPH0541636 A JP H0541636A JP 3196735 A JP3196735 A JP 3196735A JP 19673591 A JP19673591 A JP 19673591A JP H0541636 A JPH0541636 A JP H0541636A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- controlled oscillator
- stage
- transmission
- switch means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims description 21
- 230000010355 oscillation Effects 0.000 abstract description 13
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【構成】 リングオシレータからなる電圧制御発振器に
おいて、インバータ間に接続を断つためのスイッチ手段
を配置し、一方のみのスイッチ手段を外部からの信号で
制御する。 【効果】 発振開始時に、制御信号の切り替わりによる
スイッチ手段間のタイミングのずれを生じることなく、
発振開始直後にデューティー５０％の安定したクロック
を出力することができる。
おいて、インバータ間に接続を断つためのスイッチ手段
を配置し、一方のみのスイッチ手段を外部からの信号で
制御する。 【効果】 発振開始時に、制御信号の切り替わりによる
スイッチ手段間のタイミングのずれを生じることなく、
発振開始直後にデューティー５０％の安定したクロック
を出力することができる。
Description
【０００１】
【産業上の利用分野】本発明は、ゼロフェーズリスター
ト技術に対応する、リングオシレータを基本構成とする
位相同期回路における電圧制御発振器に関するものであ
る。
ト技術に対応する、リングオシレータを基本構成とする
位相同期回路における電圧制御発振器に関するものであ
る。
【０００２】
【従来の技術】従来の位相同期回路に用いられる電圧制
御発振器としては、電圧制御発振器の発振を一旦停止さ
せ、次に入力データと同期させて発振開始させることに
より、位相同期のためのロックインタイムを短縮させ
る、いわゆるゼロフェーズリスタート技術が用いられて
きており、その構成は図２に示されるものであった。
御発振器としては、電圧制御発振器の発振を一旦停止さ
せ、次に入力データと同期させて発振開始させることに
より、位相同期のためのロックインタイムを短縮させ
る、いわゆるゼロフェーズリスタート技術が用いられて
きており、その構成は図２に示されるものであった。
【０００３】従来の図２に示した電圧制御発振器は、制
御信号がローレベルのときに発振状態となり、制御信号
がハイレベルのときには、一、二段目、および二、三段
目のインバータ間の接続がそれぞれ断たれ発振が停止す
る。このとき二段目のインバータ入力はローレベルに、
三段目のインバータ入力はハイレベルに固定され、従っ
て、電圧制御発振器出力はローレベルとなる。
御信号がローレベルのときに発振状態となり、制御信号
がハイレベルのときには、一、二段目、および二、三段
目のインバータ間の接続がそれぞれ断たれ発振が停止す
る。このとき二段目のインバータ入力はローレベルに、
三段目のインバータ入力はハイレベルに固定され、従っ
て、電圧制御発振器出力はローレベルとなる。
【０００４】再び制御信号がローレベルになると、電圧
制御発振器の出力はインバータ三段分の遅延時間の後、
発振を開始する。制御信号が入力データと同期して切り
替わることにより、電圧制御発振器のクロック出力と入
力データとの間の最初に現われる位相差を小さくし、高
ゲインのフィルタを用いることなしに、容易に短時間で
同期状態に引き込むことができる。
制御発振器の出力はインバータ三段分の遅延時間の後、
発振を開始する。制御信号が入力データと同期して切り
替わることにより、電圧制御発振器のクロック出力と入
力データとの間の最初に現われる位相差を小さくし、高
ゲインのフィルタを用いることなしに、容易に短時間で
同期状態に引き込むことができる。
【０００５】
【発明が解決しようとする課題】しかし、図２に示した
従来の電圧制御発振器は、発振を停止するとき、すなわ
ち制御信号がハイレベルのときには、一、二段目および
二、三段目のインバータ間の接続を共に断ち、さらにＮ
型、Ｐ型トランジスタがオンすることにより各段の電位
を固定している。
従来の電圧制御発振器は、発振を停止するとき、すなわ
ち制御信号がハイレベルのときには、一、二段目および
二、三段目のインバータ間の接続を共に断ち、さらにＮ
型、Ｐ型トランジスタがオンすることにより各段の電位
を固定している。
【０００６】発振を停止するためには、各インバータ間
の接続を断つ必要はなく、どちらか一方の接続を切れば
よい。またオフ状態のスイッチ手段直後のインバータ入
力のみ電位を固定すれば、各インバータ出力の電位が決
定することは明らかである。しかも、一、二段目間、
二、三段目間にトランスミッション・ゲートから成るス
イッチ手段を備えているため、発振開始時に各スイッチ
手段がオンするタイミングの僅かなずれで、各インバー
タ出力波形にアンバランスを生じ、電圧制御発振器が安
定したクロックを出力するまでに時間を費やすことにな
る。
の接続を断つ必要はなく、どちらか一方の接続を切れば
よい。またオフ状態のスイッチ手段直後のインバータ入
力のみ電位を固定すれば、各インバータ出力の電位が決
定することは明らかである。しかも、一、二段目間、
二、三段目間にトランスミッション・ゲートから成るス
イッチ手段を備えているため、発振開始時に各スイッチ
手段がオンするタイミングの僅かなずれで、各インバー
タ出力波形にアンバランスを生じ、電圧制御発振器が安
定したクロックを出力するまでに時間を費やすことにな
る。
【０００７】そこで本発明は、前述した従来技術の課題
を解決するものであり、ゼロフェーズリスタート技術に
対応し、発振開始時に安定したクロックを瞬時に得られ
る電圧制御発振器を提供することを目的とする。
を解決するものであり、ゼロフェーズリスタート技術に
対応し、発振開始時に安定したクロックを瞬時に得られ
る電圧制御発振器を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明における電圧制御
発振器は、三段リングオシレータからなる電圧制御発振
器において、 (1) 一、二段目のインバータと、二、三段目のインバー
タ間に各々同一特性のトランスミッション・ゲートから
成るスイッチ手段を備え、 (2) 一、二段目のインバータ間のトランスミッション・
ゲートにおいては、Ｎ型トランジスタのゲートは、抵抗
を介してＶｄｄと接続し、Ｐ型トランジスタのゲート
は、抵抗を介してＶｓｓと接続することにより、トラン
スミッション・ゲートから成るスイッチ手段は、常にオ
ン状態に保たれ、 (3) 二、三段目のインバータ間のトランスミッション・
ゲートにおいては、Ｐ型、Ｎ型トランジスタのゲート
に、外部から正転、および反転の制御信号が入力され、
この制御信号のレベルにより、二、三段目のインバータ
間のトランスミッション・ゲートから成るスイッチ手段
のオン、オフ状態が決定し、 (4) 二、三段目のインバータ間のトランスミッション・
ゲートから成るスイッチ手段がオフ状態のときに、三段
目のインバータの入力をハイレベルに固定するＰ型トラ
ンジスタを備えている。
発振器は、三段リングオシレータからなる電圧制御発振
器において、 (1) 一、二段目のインバータと、二、三段目のインバー
タ間に各々同一特性のトランスミッション・ゲートから
成るスイッチ手段を備え、 (2) 一、二段目のインバータ間のトランスミッション・
ゲートにおいては、Ｎ型トランジスタのゲートは、抵抗
を介してＶｄｄと接続し、Ｐ型トランジスタのゲート
は、抵抗を介してＶｓｓと接続することにより、トラン
スミッション・ゲートから成るスイッチ手段は、常にオ
ン状態に保たれ、 (3) 二、三段目のインバータ間のトランスミッション・
ゲートにおいては、Ｐ型、Ｎ型トランジスタのゲート
に、外部から正転、および反転の制御信号が入力され、
この制御信号のレベルにより、二、三段目のインバータ
間のトランスミッション・ゲートから成るスイッチ手段
のオン、オフ状態が決定し、 (4) 二、三段目のインバータ間のトランスミッション・
ゲートから成るスイッチ手段がオフ状態のときに、三段
目のインバータの入力をハイレベルに固定するＰ型トラ
ンジスタを備えている。
【０００９】以上の構成となることを特徴とする。
【００１０】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００１１】図１は本発明における電圧制御発振器の実
施例をを示す図である。Ｐ型トランジスタ４、７、１
１、およびＮ型トランジスタ１５、１８、２１はそれぞ
れ直列に接続されインバータを構成している。Ｐ型トラ
ンジスタ５とＮ型トランジスタ１６によるトランスミッ
ション・ゲートは一、二段目のインバータ間に配置さ
れ、Ｐ型トランジスタ５のゲートは抵抗２３を介してＶ
ｓｓに、Ｎ型トランジスタ１６のゲートは抵抗２２を介
してＶｄｄに接続されている。よってこのトランスミッ
ション・ゲートは常にオン状態に保たれている。
施例をを示す図である。Ｐ型トランジスタ４、７、１
１、およびＮ型トランジスタ１５、１８、２１はそれぞ
れ直列に接続されインバータを構成している。Ｐ型トラ
ンジスタ５とＮ型トランジスタ１６によるトランスミッ
ション・ゲートは一、二段目のインバータ間に配置さ
れ、Ｐ型トランジスタ５のゲートは抵抗２３を介してＶ
ｓｓに、Ｎ型トランジスタ１６のゲートは抵抗２２を介
してＶｄｄに接続されている。よってこのトランスミッ
ション・ゲートは常にオン状態に保たれている。
【００１２】Ｐ型トランジスタ８とＮ型トランジスタ１
９によるトランスミッション・ゲートは二、三段目のイ
ンバータ間に配置され、Ｐ型トランジスタ８のゲートは
制御信号２６に、Ｎ型トランジスタ１９のゲートはイン
バータ２４を介して制御信号２６に接続されている。制
御信号２６がローレベルのとき、Ｐ型トランジスタ８、
Ｎ型トランジスタ１９から成るトランスミッション・ゲ
ートはオン状態になり、三段のインバータは互いに接続
され、リングオシレータを構成し電圧制御発振器出力２
７にクロックを出力する。制御信号２６がハイレベルの
ときには、前記トランスミッション・ゲートはオフ状態
となり、二、三段目のインバータ間の接続が断たれ発振
を停止し、代わりにＰ型トランジスタ９がオンすること
により、三段目のインバータにはＰ型トランジスタ９を
介してＶｄｄが入力される。従って、各インバータの電
位は固定され、電圧制御発振器出力２７もローレベルに
固定される。
９によるトランスミッション・ゲートは二、三段目のイ
ンバータ間に配置され、Ｐ型トランジスタ８のゲートは
制御信号２６に、Ｎ型トランジスタ１９のゲートはイン
バータ２４を介して制御信号２６に接続されている。制
御信号２６がローレベルのとき、Ｐ型トランジスタ８、
Ｎ型トランジスタ１９から成るトランスミッション・ゲ
ートはオン状態になり、三段のインバータは互いに接続
され、リングオシレータを構成し電圧制御発振器出力２
７にクロックを出力する。制御信号２６がハイレベルの
ときには、前記トランスミッション・ゲートはオフ状態
となり、二、三段目のインバータ間の接続が断たれ発振
を停止し、代わりにＰ型トランジスタ９がオンすること
により、三段目のインバータにはＰ型トランジスタ９を
介してＶｄｄが入力される。従って、各インバータの電
位は固定され、電圧制御発振器出力２７もローレベルに
固定される。
【００１３】制御信号２６が入力データに合わせて切り
替わり、前記制御信号２６が二、三段目のインバータ間
のトランスミッション・ゲートから成るスイッチ手段を
のみ制御することにより、本発明における電圧制御発振
器は瞬時に入力データと同期をとることができる。
替わり、前記制御信号２６が二、三段目のインバータ間
のトランスミッション・ゲートから成るスイッチ手段を
のみ制御することにより、本発明における電圧制御発振
器は瞬時に入力データと同期をとることができる。
【００１４】さらに、電圧制御発振器出力２７は次段の
回路内部に接続されるわけであり、一、二段目、二、三
段目のインバータ間にトランスミッション・ゲートから
成るスイッチ手段を配置することにより、各インバータ
に掛かる負荷を等しくすることが容易である。従って、
本発明による電圧制御発振器はデューティー５０％の安
定したクロックを出力することができる。
回路内部に接続されるわけであり、一、二段目、二、三
段目のインバータ間にトランスミッション・ゲートから
成るスイッチ手段を配置することにより、各インバータ
に掛かる負荷を等しくすることが容易である。従って、
本発明による電圧制御発振器はデューティー５０％の安
定したクロックを出力することができる。
【００１５】
【発明の効果】以上述べたように本発明の電圧制御発振
器によれば、一、二段目、二、三段目のインバータ間に
各々トランスミッション・ゲートから成るスイッチ手段
を備えながら、一方のスイッチ手段のみ制御信号によ
り、オン、オフの状態を決定することで、瞬時に安定し
たクロックを出力し、入力データと同期をとることがで
きる。
器によれば、一、二段目、二、三段目のインバータ間に
各々トランスミッション・ゲートから成るスイッチ手段
を備えながら、一方のスイッチ手段のみ制御信号によ
り、オン、オフの状態を決定することで、瞬時に安定し
たクロックを出力し、入力データと同期をとることがで
きる。
【００１６】従って、本発明によれば、発振を一旦停止
させ、次に入力データと同期させて発振開始させること
により位相同期のためのロックインタイムを短縮させ
る、いわゆるゼロフェーズリスタート技術に対応し、再
発振直後にデューティー５０％の安定したクロックが得
られる電圧制御発振器を提供することができる。
させ、次に入力データと同期させて発振開始させること
により位相同期のためのロックインタイムを短縮させ
る、いわゆるゼロフェーズリスタート技術に対応し、再
発振直後にデューティー５０％の安定したクロックが得
られる電圧制御発振器を提供することができる。
【図１】 本発明における電圧制御発振器の実施例を示
す図。
す図。
【図２】 従来の電圧制御発振器の構成例を示す図。
1〜11,28〜39 ・・Ｐ型トランジスタ 12〜21,40〜50・・Ｎ型トランジスタ 26,54 ・・・・・制御信号 27,55 ・・・・・電圧制御発振器出力 24,51,52 ・・・・インバ−タ 25,53 ・・・・・制御電圧 Ｖｄｄ ・・・・・正側電源電位 Ｖｓｓ ・・・・・負側電源電位
Claims (1)
- 【請求項１】三段リングオシレータからなる電圧制御発
振器において、 (1) 一、二段目のインバータと、二、三段目のインバー
タ間に各々同一特性のトランスミッション・ゲートから
成るスイッチ手段を備え、 (2) 一、二段目のインバータ間のトランスミッション・
ゲートにおいては、Ｎ型トランジスタのゲートは、抵抗
を介してＶｄｄと接続し、Ｐ型トランジスタのゲート
は、抵抗を介してＶｓｓと接続することにより、トラン
スミッション・ゲートから成るスイッチ手段は、常にオ
ン状態に保たれ、 (3) 二、三段目のインバータ間のトランスミッション・
ゲートにおいては、Ｐ型、Ｎ型トランジスタのゲート
に、外部から正転、および反転の制御信号が入力され、
この制御信号のレベルにより、二、三段目のインバータ
間のトランスミッション・ゲートから成るスイッチ手段
のオン、オフ状態が決定し、 (4) 二、三段目のインバータ間のトランスミッション・
ゲートから成るスイッチ手段がオフ状態のときに、三段
目のインバータの入力をハイレベルに固定するＰ型トラ
ンジスタを備えている。以上の構成となることを特徴と
する電圧制御発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196735A JPH0541636A (ja) | 1991-08-06 | 1991-08-06 | 電圧制御発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196735A JPH0541636A (ja) | 1991-08-06 | 1991-08-06 | 電圧制御発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541636A true JPH0541636A (ja) | 1993-02-19 |
Family
ID=16362727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3196735A Pending JPH0541636A (ja) | 1991-08-06 | 1991-08-06 | 電圧制御発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541636A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6066988A (en) * | 1997-08-20 | 2000-05-23 | Nec Corporation | Phase locked loop circuit with high stability having a reset signal generating circuit |
-
1991
- 1991-08-06 JP JP3196735A patent/JPH0541636A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6066988A (en) * | 1997-08-20 | 2000-05-23 | Nec Corporation | Phase locked loop circuit with high stability having a reset signal generating circuit |
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