JPH0544182B2 - - Google Patents
Info
- Publication number
- JPH0544182B2 JPH0544182B2 JP59253007A JP25300784A JPH0544182B2 JP H0544182 B2 JPH0544182 B2 JP H0544182B2 JP 59253007 A JP59253007 A JP 59253007A JP 25300784 A JP25300784 A JP 25300784A JP H0544182 B2 JPH0544182 B2 JP H0544182B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- film
- wiring
- layer
- silicon film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
- H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
- H10D64/0113—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors the conductive layers comprising highly doped semiconductor materials, e.g. polysilicon layers or amorphous silicon layers
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に関し、特に
半導体基板上の多層配線を構成する第１層、第２
層の多結晶シリコン配線との接続工程を改良した
半導体装置の製造方法に係わる。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a method for manufacturing a semiconductor device, and particularly to a method for manufacturing a semiconductor device.
The present invention relates to a method of manufacturing a semiconductor device that improves the process of connecting a layer to a polycrystalline silicon wiring.
最近、半導体装置の高集積化の目的から多層配
線技術が多く採用され、それに伴つて半導体基板
上の第１層多結晶シリコン配線とコンタクトホー
ルを通して第２層多結晶シリコン配線を接続した
構造の半導体装置が開発されている。かかる半導
体装置は、従来、次のような方法によつて製造さ
れている。
Recently, multilayer wiring technology has been widely adopted for the purpose of increasing the integration density of semiconductor devices, and along with this, semiconductors with a structure in which the first layer polycrystalline silicon wiring on the semiconductor substrate and the second layer polycrystalline silicon wiring are connected through contact holes. A device is being developed. Such semiconductor devices have conventionally been manufactured by the following method.
まず、シリコン基板の主面上に第１の絶縁膜を
介して第１の多結晶シリコン膜を堆積した後、該
多結晶シリコン膜をパターニングした第１層多結
晶シリコン配線を形成する。つづいて、全面に第
２の絶縁膜を堆積し、前記多結晶シリコン配線に
対応する第２の絶縁膜にコンタクトホールを開孔
した後、全面に第２の多結晶シリコン膜を堆積す
る。次いで、該多結晶シリコン膜にリンの拡散又
はイオン注入を行なつた後、950℃以上の熱処理
を施してコンタクトホール内の第１層多結晶シリ
コン配線と第２の多結晶シリコン膜との界面に生
成された自然酸化膜を熱的に破壊してそれらをオ
ーミツク接続する。この後、該多結晶シリコン膜
をパターニングして第１層多結晶シリコン配線と
コンタクトホールを通して接続する第２層多結晶
シリコン配線を形成する。 First, a first polycrystalline silicon film is deposited on the main surface of a silicon substrate via a first insulating film, and then the polycrystalline silicon film is patterned to form a first layer polycrystalline silicon wiring. Subsequently, a second insulating film is deposited on the entire surface, contact holes are formed in the second insulating film corresponding to the polycrystalline silicon wiring, and then a second polycrystalline silicon film is deposited on the entire surface. Next, after phosphorus is diffused or ion-implanted into the polycrystalline silicon film, heat treatment is performed at 950°C or higher to form the interface between the first layer polycrystalline silicon wiring and the second polycrystalline silicon film in the contact hole. The natural oxide film formed in the process is thermally destroyed to connect them ohmicly. Thereafter, the polycrystalline silicon film is patterned to form a second layer polycrystalline silicon interconnection that is connected to the first layer polycrystalline silicon interconnection through a contact hole.
ところで、MOS型半導体装置においては、集
積度を向上する目的でソース、ドレイン領域がシ
ヤロー化され、これに伴つてソース、ドレイン領
域の形成時の活性化のための熱処理温度が低温側
に抑えられる傾向にある。このため、従来のよう
な高温熱処理の適用は困難となり、その結果第１
層、第２層の多結晶シリコン配線間の界面に生成
された自然酸化膜を充分に破壊できなくなり、そ
れら配線間を良好に低抵抗接続することが困難と
なる。また、微細な相補型MOS半導体装置にお
いては配線をｐ型多結晶シリコンにより形成する
ことが多くなり、その結果上述したようなｎ型不
純物であるリンの拡散を行なうことが困難とな
る。
By the way, in MOS type semiconductor devices, the source and drain regions are made shallow in order to improve the degree of integration, and as a result, the heat treatment temperature for activation when forming the source and drain regions is suppressed to a low temperature side. There is a tendency. For this reason, it is difficult to apply conventional high-temperature heat treatment, and as a result,
The natural oxide film formed at the interface between the first layer and the second layer polycrystalline silicon wiring cannot be sufficiently destroyed, making it difficult to establish a good low resistance connection between these wirings. Furthermore, in fine complementary MOS semiconductor devices, wiring is often formed of p-type polycrystalline silicon, and as a result, it becomes difficult to diffuse phosphorus, which is an n-type impurity, as described above.
本発明は、シヤロー化に伴う低温プロセスを適
用した場合でも第１層、第２層の多結晶シリコン
配線間を良好にオーミツク接続し得る高集積度で
高速動作が可能な半導体装置の製造方法を提供し
ようとするものである。
The present invention provides a method for manufacturing a semiconductor device capable of high-integration and high-speed operation, which can provide good ohmic connection between the first and second layer polycrystalline silicon wiring even when a low-temperature process associated with shallowing is applied. This is what we are trying to provide.
本発明は、半導体基板の主面に第１の絶縁膜を
介して第１の多結晶シリコン膜を堆積し、これを
パターニングして第１層多結晶シリコン配線を形
成する工程と、
前記多結晶シリコン配線を含む全面に第２の絶
縁膜を形成する工程と、
前記第２の絶縁膜にコンタクトホールを開口す
る工程と、
前記第２の絶縁膜上に第２の多結晶シリコン膜
を堆積し、Ｐ、As、ＢおよびBF2から選ばれる
不純物を少なくとも前記コンタクトホール内の多
結晶シリコン膜部分を通して前記第１層多結晶シ
リコン配線表面にイオン注入して該多結晶シリコ
ン配線と第２の多結晶シリコン膜の界面の自然酸
化膜を劣化乃至破壊した後、前記多結晶シリコン
膜をパターニングするか、或いは前記第２の絶縁
膜上に第２の多結晶シリコン膜を堆積し、パター
ニングした後、前記不純物を少なくとも前記コン
タクトホール内の多結晶シリコン膜部分を通して
前記第１層多結晶シリコン配線表面にイオン注入
して前記多結晶シリコン配線と第２の多結晶シリ
コンの界面の自然酸化膜を劣化乃至破壊するか、
いずれかの操作を行い、さらに950℃未満の温度
で熱処理を施すことにより前記第１層多結晶シリ
コン配線と接続された第２層多結晶シリコン配線
を形成する工程と
を具備したことを特徴とする半導体装置の製造方
法である。
The present invention includes the steps of: depositing a first polycrystalline silicon film on the main surface of a semiconductor substrate via a first insulating film, and patterning this to form a first layer polycrystalline silicon wiring; forming a second insulating film over the entire surface including silicon wiring; opening a contact hole in the second insulating film; and depositing a second polycrystalline silicon film on the second insulating film. , P, As, B, and BF 2 are ion-implanted into the surface of the first-layer polycrystalline silicon wiring through at least a portion of the polycrystalline silicon film in the contact hole, thereby forming a bond between the polycrystalline silicon wiring and the second polycrystalline silicon wiring. After deteriorating or destroying the natural oxide film at the interface of the crystalline silicon film, patterning the polycrystalline silicon film, or depositing and patterning a second polycrystalline silicon film on the second insulating film, The impurity is ion-implanted into the surface of the first layer polycrystalline silicon wiring through at least a portion of the polycrystalline silicon film in the contact hole to degrade or reduce the natural oxide film at the interface between the polycrystalline silicon wiring and the second polycrystalline silicon. destroy or
A step of forming a second layer polycrystalline silicon wiring connected to the first layer polycrystalline silicon wiring by performing any of the above operations and further performing heat treatment at a temperature of less than 950°C. This is a method for manufacturing a semiconductor device.
上記不純物を第１層多結晶シリコン配線と第２
の多結晶シリコン膜との界面にイオン注入する際
には、前記第１層多結晶シリコン配線と第２の多
結晶シリコン膜との間に生成された自然酸化膜を
破壊し、かつ前記熱処理により例えばリン添加ガ
ラスのような低温溶融性ガラスを生成する観点か
ら、前記界面における前記不純物のイオン注入量
が１×1017cm-3〜１×1021cm-3範囲に設定するこ
とが望ましい。 The above impurities are added to the first layer polycrystalline silicon wiring and the second layer polycrystalline silicon wiring.
When implanting ions into the interface with the polycrystalline silicon film, the natural oxide film formed between the first layer polycrystalline silicon wiring and the second polycrystalline silicon film is destroyed, and the heat treatment For example, from the viewpoint of producing a low-temperature melting glass such as phosphorus-doped glass, it is desirable that the amount of ion implantation of the impurity at the interface be set in the range of 1×10 17 cm −3 to 1×10 21 cm −3 .
また、上記第１の多結晶シリコン膜をパターニ
ングする前に、配線に低抵抗化を目的として該多
結晶シリコン膜上に金属や金属シリサイドの膜、
金属窒化膜を被覆してもよい。かかる金属として
は、例えばモリブデン、タングステン、チタン、
タンタル、白金等を、金属シリサイドとしては、
例えばモリブデンシリサイド、タングステンシリ
サイド、チタンシリサイド、タンタルシリサイ
ド、白金シリサイド等を、更に金属窒化物としは
例えばモリブデン窒化物、タングステン窒化物、
チタン窒化物、タンタル窒化物等を夫々挙げるこ
とができる。 Furthermore, before patterning the first polycrystalline silicon film, a film of metal or metal silicide is formed on the polycrystalline silicon film for the purpose of lowering the resistance of the wiring.
It may be coated with a metal nitride film. Such metals include, for example, molybdenum, tungsten, titanium,
Tantalum, platinum, etc. are used as metal silicides.
For example, molybdenum silicide, tungsten silicide, titanium silicide, tantalum silicide, platinum silicide, etc., and metal nitrides such as molybdenum nitride, tungsten nitride,
Examples include titanium nitride and tantalum nitride.
以下、本発明の実施例をｎチヤンネルMOSト
ランジスタに適用した例について第１図ａ〜ｄを
参照して詳細に説明する。
Hereinafter, an example in which an embodiment of the present invention is applied to an n-channel MOS transistor will be described in detail with reference to FIGS. 1a to 1d.
まず、ｐ型シリコン基板１の主面にボロンイオ
ンの注入技術及び選択酸化技術により第１の絶縁
膜としての厚さ4000Åのフイールド酸化膜２及び
ｐ型反転防止層（図示せず）を形成した。つづい
て、熱酸化処理を施して前記フイールド酸化膜２
で分離された島状の基板１領域（素子領域）表面
にゲート酸化膜（図示せず）を形成した後、全面
に厚さ3000〜4000Åの第１の多結晶シリコン膜を
堆積し、更に該多結晶シリコン膜にPOCl3の雰囲
気下でリン拡散を行なつて低抵抗化させた。ひき
つづき、該多結晶シリコン膜をパターニングして
第１層多結晶シリコン配線としてのゲート電極３
を形成した後、該ゲート電極及びフイールト酸化
膜２をマスクとしてｎ型不純物、例えば砒素を加
速電圧40keV、ドーズ量５×1015cm-2の条件でイ
オン注入を行ない、活性化処理を施してn+型の
ソース、ドレイン領域（図示せず）を形成した
（第１図ａ図示）。 First, a field oxide film 2 with a thickness of 4000 Å as a first insulating film and a p-type anti-inversion layer (not shown) were formed on the main surface of a p-type silicon substrate 1 by boron ion implantation technology and selective oxidation technology. . Subsequently, thermal oxidation treatment is performed to form the field oxide film 2.
After forming a gate oxide film (not shown) on the surface of one island-shaped substrate region (device region) separated by Phosphorus was diffused into a polycrystalline silicon film in an atmosphere of POCl 3 to lower its resistance. Subsequently, the polycrystalline silicon film is patterned to form a gate electrode 3 as a first layer polycrystalline silicon wiring.
After forming, using the gate electrode and field oxide film 2 as a mask, an n-type impurity such as arsenic is ion-implanted at an acceleration voltage of 40 keV and a dose of 5×10 15 cm -2 to perform an activation treatment. N + type source and drain regions (not shown) were formed (as shown in FIG. 1A).
次いで、全面に第２の絶縁膜としてのCVD−
SiO2膜４を堆積した後、フオトエンチング技術
より該CVD−SiO2膜４にコンタクトホール５を
開孔した。つづいて、全面に厚さ2000Åの第２の
多結晶シリコン膜６を堆積した（同図ｂ図示）。 Next, CVD- as a second insulating film is applied to the entire surface.
After depositing the SiO 2 film 4, a contact hole 5 was formed in the CVD-SiO 2 film 4 by photo-etching technique. Subsequently, a second polycrystalline silicon film 6 with a thickness of 2000 Å was deposited on the entire surface (as shown in FIG. 1B).
次いで、写真蝕刻法によりレジストパターン７
を第２の多結晶シリコン膜６上に形成した後、該
レジストパターン７をマスクとしてリンを加速電
圧160keV、ドーズ量１×1016cm-2の条件でイオ
ン注入した（同図ｃ図示）。この時、コンタクト
ホール５内の第１層多結晶シリコン配線３と第２
の多結晶シリコン膜６との界面には５×1020cm-3
の濃度のリンが注入され、それら界面の自然酸化
膜が破壊された。ひきつづき、レジストパターン
７を除去し、第２の多結晶シリコン膜６をフオツ
トエツチング技術によりパターニングした後、
900℃で熱処理を行なつて前記ゲート電極３とコ
ンタクトホール５を通して接続され、高抵抗層８
を有する第２層多結晶シリコン配線としてのゲー
ト取出し多結晶シリコン配線９を形成して、ｎチ
ヤンネルMOSトランジスタを製造した（同図ｄ
図示）。 Next, a resist pattern 7 is formed by photolithography.
was formed on the second polycrystalline silicon film 6, and using the resist pattern 7 as a mask, phosphorus was ion-implanted at an acceleration voltage of 160 keV and a dose of 1×10 16 cm -2 (as shown in figure c). At this time, the first layer polycrystalline silicon wiring 3 in the contact hole 5 and the second layer
5×10 20 cm -3 at the interface with the polycrystalline silicon film 6
The natural oxide film at these interfaces was destroyed. Subsequently, after removing the resist pattern 7 and patterning the second polycrystalline silicon film 6 by photo etching technology,
Heat treatment is performed at 900° C. to connect the gate electrode 3 through the contact hole 5 and form the high resistance layer 8.
An n-channel MOS transistor was manufactured by forming a gate lead-out polycrystalline silicon wiring 9 as a second layer polycrystalline silicon wiring having a
(Illustrated).
しかして、本発明によればコンタクトホール５
が開口されたCVD−SiO2膜４上に第２の多結晶
シリコン膜６を堆積した後、リンを少なくとも前
記コンタクトホール５内の多結晶シリコン膜６部
分を通してゲート電極３表面にイオン注入するこ
とによつて、多結晶シリコンからなるゲート電極
３と第２の多結晶シリコン膜６との界面の自然酸
化膜を破壊できる。その結果、該多結晶シリコン
膜６をパターニングすることにより、高温熱処理
（950℃以上）を施さずに、ゲート電極３とコンタ
クトへホール５を通して良好にオーミツク接続さ
れたゲート取出し多結晶シリコン配線９を形成で
きる。従つて、高集積度で、高速動作が可能なｎ
チヤンネルMOSトランジスタを得ることができ
る。 According to the present invention, the contact hole 5
After depositing a second polycrystalline silicon film 6 on the CVD-SiO 2 film 4 having an opening, ion-implanting phosphorus into the surface of the gate electrode 3 through at least a portion of the polycrystalline silicon film 6 within the contact hole 5. As a result, the natural oxide film at the interface between the gate electrode 3 made of polycrystalline silicon and the second polycrystalline silicon film 6 can be destroyed. As a result, by patterning the polycrystalline silicon film 6, a gate lead-out polycrystalline silicon wiring 9 is formed which is well ohmic-connected to the gate electrode 3 and the contact through the hole 5 without performing high-temperature heat treatment (950° C. or higher). Can be formed. Therefore, n is highly integrated and capable of high-speed operation.
A channel MOS transistor can be obtained.
事実、本実施例のMOSトランジスタにおいて、
ゲート取出し多結晶シリコン配線９に０〜10Vの
電圧を印加した時の多結晶シリコン配線９とゲー
ト電極３との間の電流値を調べたところ、第２図
に示す−特性図を得た。また、本実施例のよ
うにコンタクトホール内の多結晶シリコンからな
るゲート電極と第２の多結晶シリコン膜との界面
にリンのイオン注入を行なわない以外、実施例と
同様な方法により製造されたMOSトランジスタ
について、同様に多結晶シリコン配線とゲート電
極との間の電流値を調べたところ、第３図に示す
−特性図を得た。この第２図及び第３図より
明らかな如く、本実施例で製造されたMOSトラ
ンジスタは、多結晶シリコン配線９への電圧印加
がなされると、多結晶シリコン配線９とゲート電
極３との間に電流がリニアに流れる。これに対
し、従来のMOSトランジスタでは、多結晶シリ
コン配線への印加電圧が6V以上にならなければ
該多結晶シリコン配線とゲート電極の間に電流が
流れない。これは、ゲート電極と多結晶シリコン
配線との間のコンタクト部に自然酸化膜が存在
し、6V以上の電圧を印加した時、該自然酸化膜
が電圧破壊されて電流が流れるからである。 In fact, in the MOS transistor of this example,
When a voltage of 0 to 10 V was applied to the gate lead-out polycrystalline silicon wiring 9, the current value between the polycrystalline silicon wiring 9 and the gate electrode 3 was examined, and a characteristic diagram shown in FIG. 2 was obtained. In addition, the fabrication device was manufactured by the same method as in the example except that phosphorus ions were not implanted into the interface between the gate electrode made of polycrystalline silicon and the second polycrystalline silicon film in the contact hole as in the present example. Regarding the MOS transistor, when the current value between the polycrystalline silicon wiring and the gate electrode was similarly investigated, the characteristic diagram shown in FIG. 3 was obtained. As is clear from FIGS. 2 and 3, when a voltage is applied to the polycrystalline silicon wiring 9 in the MOS transistor manufactured in this example, there is a gap between the polycrystalline silicon wiring 9 and the gate electrode 3. Current flows linearly. In contrast, in conventional MOS transistors, no current flows between the polycrystalline silicon wiring and the gate electrode unless the voltage applied to the polycrystalline silicon wiring becomes 6V or higher. This is because a natural oxide film exists in the contact portion between the gate electrode and the polycrystalline silicon wiring, and when a voltage of 6V or more is applied, the natural oxide film is broken down by the voltage and current flows.
また、上記実施例のようにリンのイオン注入に
際して、リンを第２の多結晶シリコン膜６の全面
にイオン注入せずに、レジストパターン７をマス
クとして高抵抗層形成領域を除く部分にケンのイ
オン注入を行なうことによつて、高抵抗層８を有
するゲート取出し多結晶シリコン配線９を形成で
きる。 Furthermore, when ion-implanting phosphorus as in the above embodiment, instead of implanting phosphorus into the entire surface of the second polycrystalline silicon film 6, the resist pattern 7 is used as a mask to implant phosphorus into the portions excluding the high-resistance layer formation region. By performing ion implantation, gate lead-out polycrystalline silicon wiring 9 having high resistance layer 8 can be formed.
なお、上記実施例では、ｎチヤンネルMOSト
ランジスタの製造に適用した例について説明した
が、ｐチヤンネルMOSトランジスタ及び相補型
MOSトランジスタの製造にも同様に適用できる。
この場合、ｐチヤンネルMOSトランジスタを製
造する際には、多結晶シリコン膜を通してゲート
電極にイオン注入する不純物としては、ボロン等
のｐ型不純物を使用することが必要である。ま
た、相補型MOSトランジスタを製造する際には、
各トランジスタのゲート電極中に含まれる不純物
と同一導電型の不純物を使用するか、もしくはSi
やArを使用することが必要である。 In addition, in the above embodiment, an example was explained in which it was applied to the manufacture of an n-channel MOS transistor, but it is applicable to a p-channel MOS transistor and a complementary type.
It can be similarly applied to the manufacture of MOS transistors.
In this case, when manufacturing a p-channel MOS transistor, it is necessary to use a p-type impurity such as boron as the impurity to be ion-implanted into the gate electrode through the polycrystalline silicon film. Also, when manufacturing complementary MOS transistors,
Use impurities of the same conductivity type as the impurities contained in the gate electrode of each transistor, or use Si
It is necessary to use or Ar.
（発明の効果）
以上詳述した如く、本発明によればシヤロー化
に伴う低温プロセスを適用した場合でも多結晶シ
リコンからなるゲート電極とゲート取出し多結晶
シリコン配線等の第１層、第２層の多結晶シリコ
ン配線間を良好にオーミツク接続し得る高集積度
で高速動作が可能な半導体装置の製造方法を提供
できる。(Effects of the Invention) As described in detail above, according to the present invention, even when a low-temperature process associated with shallowing is applied, the gate electrode made of polycrystalline silicon and the first and second layers of the gate lead-out polycrystalline silicon wiring, etc. According to the present invention, it is possible to provide a method for manufacturing a semiconductor device capable of high-integration and high-speed operation in which good ohmic connection can be made between polycrystalline silicon wirings.
第１図ａ〜ｄは本発明の実施例におけるｎチヤ
ンネルMOSトランジスタの製造工程を示す断面
図、第２図は本実施例のｎチヤンネルMOSトラ
ンジスタにおけるゲート電極−ゲート取出し多結
晶シリコン配線の−特性図、第３図は従来の
ｎチヤンネルMOSトランジスタにおけるゲート
電極−ゲート取出し多結晶シリコン配線の−
特性図である。
１……ｐ型シリコン基板、２……フイールド酸
化膜、３……ゲート電極（第１層多結晶シリコン
配線）、４……CVD−SiO2膜、５……コンタクト
ホール、６……第２の多結晶シリコン膜、８……
高抵抗層、９……ゲート取出し多結晶シリコン配
線（第２層多結晶シリコン配線）。
Figures 1a to d are cross-sectional views showing the manufacturing process of an n-channel MOS transistor according to an embodiment of the present invention, and Figure 2 is a characteristic of the gate electrode and gate lead-out polycrystalline silicon wiring in the n-channel MOS transistor of this embodiment. Figure 3 shows the gate electrode in a conventional n-channel MOS transistor - gate lead-out polycrystalline silicon wiring -
It is a characteristic diagram. DESCRIPTION OF SYMBOLS 1...p-type silicon substrate, 2...field oxide film, 3...gate electrode (first layer polycrystalline silicon wiring), 4...CVD-SiO 2 film, 5...contact hole, 6...second polycrystalline silicon film, 8...
High resistance layer, 9...Gate lead-out polycrystalline silicon wiring (second layer polycrystalline silicon wiring).
Claims (1)
１の多結晶シリコン膜を堆積し、これをパターニ
ングして第１層多結晶シリコン配線を形成する工
程と、 前記多結晶シリコン配線を含む全面に第２の絶
縁膜を形成する工程と、 前記第２の絶縁膜にコンタクトホールを開口す
る工程と、 前記第２の絶縁膜上に第２の多結晶シリコン膜
を堆積し、Ｐ、As、ＢおよびBF2から選ばれる
不純物を少なくとも前記コンタクトホール内の多
結晶シリコン膜部分を通して前記第１層多結晶シ
リコン配線表面にイオン注入して該多結晶シリコ
ン配線と第２の多結晶シリコン膜の界面の自然酸
化膜を劣化乃至破壊した後、前記多結晶シリコン
膜をパターニングするか、或いは前記第２の絶縁
膜上に第２の多結晶シリコン膜を堆積し、パター
ニングした後、前記不純物を少なくとも前記コン
タクトホール内の多結晶シリコン膜部分を通して
前記第１層多結晶シリコン配線表面にイオン注入
して前記多結晶シリコン配線と第２の多結晶シリ
コンの界面の自然酸化膜を劣化乃至破壊するか、
いずれかの操作を行い、さらに950℃未満の温度
で熱処理を施すことにより前記第１層多結晶シリ
コン配線と接続された第２層多結晶シリコン配線
を形成する工程と を具備したことを特徴とする半導体装置の製造方
法。 ２ 第１の多結晶シリコン膜をパターニングする
前に前記多結晶シリコン膜上に金属膜、金属シリ
サイド膜または金属窒化膜の少なくとも１つを被
覆することを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。 ３ 不純物を少なくともコンタクトホール内の第
２の多結晶シリコン膜部分を通して第１多結晶シ
リコン配線表面にイオン注入するに際し、高抵抗
層を形成すべき前記多結晶シリコン膜部分を選択
的にマスクすることを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。 ４ 不純物を第１層多結晶シリコン配線と第２の
多結晶シリコン膜との界面にイオン注入する際、
前記界面における前記不純物のイオン注入量が１
×1017cm-3〜１×1021cm-3範囲に設定することを
特徴とする特許請求の範囲第１項記載の半導体装
置の製造方法。[Claims] 1. A step of depositing a first polycrystalline silicon film on the main surface of a semiconductor substrate via a first insulating film and patterning this to form a first layer polycrystalline silicon wiring; forming a second insulating film on the entire surface including the polycrystalline silicon wiring; forming a contact hole in the second insulating film; and forming a second polycrystalline silicon film on the second insulating film. ion implantation of an impurity selected from P, As, B, and BF 2 into the surface of the first layer polycrystalline silicon wiring through at least a portion of the polycrystalline silicon film in the contact hole. After degrading or destroying the natural oxide film at the interface of the second polycrystalline silicon film, the polycrystalline silicon film is patterned, or a second polycrystalline silicon film is deposited on the second insulating film and patterned. After that, the impurity is ion-implanted into the surface of the first layer polycrystalline silicon wiring through at least a portion of the polycrystalline silicon film in the contact hole to form a natural oxide film at the interface between the polycrystalline silicon wiring and the second polycrystalline silicon. deteriorate or destroy the
A step of forming a second layer polycrystalline silicon wiring connected to the first layer polycrystalline silicon wiring by performing any of the above operations and further performing heat treatment at a temperature of less than 950°C. A method for manufacturing a semiconductor device. 2. Claim 1, characterized in that before patterning the first polycrystalline silicon film, the polycrystalline silicon film is coated with at least one of a metal film, a metal silicide film, or a metal nitride film. A method for manufacturing a semiconductor device. 3. Selectively masking the polycrystalline silicon film portion where the high resistance layer is to be formed when ion-implanting impurities into the first polycrystalline silicon wiring surface through at least the second polycrystalline silicon film portion in the contact hole. A method for manufacturing a semiconductor device according to claim 1, characterized in that: 4 When ion-implanting impurities into the interface between the first layer polycrystalline silicon wiring and the second polycrystalline silicon film,
The amount of ion implantation of the impurity at the interface is 1
2. The method of manufacturing a semiconductor device according to claim 1, wherein the semiconductor device is set in a range of ×10 17 cm -3 to 1 × 10 21 cm -3 .
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59253007A JPS61131546A (en) | 1984-11-30 | 1984-11-30 | Manufacture of semiconductor device |
| US06/780,071 US4663825A (en) | 1984-09-27 | 1985-09-25 | Method of manufacturing semiconductor device |
| US07/047,146 US4769337A (en) | 1984-09-27 | 1987-05-08 | Method of forming selective polysilicon wiring layer to source, drain and emitter regions by implantation through polysilicon layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59253007A JPS61131546A (en) | 1984-11-30 | 1984-11-30 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61131546A JPS61131546A (en) | 1986-06-19 |
| JPH0544182B2 true JPH0544182B2 (en) | 1993-07-05 |
Family
ID=17245189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59253007A Granted JPS61131546A (en) | 1984-09-27 | 1984-11-30 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131546A (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3793348A (en) * | 1972-03-20 | 1974-02-19 | Givaudan Corp | Epoxides of tricyclic olefinic c15h24 hydrocarbons |
| JPS5220580B2 (en) * | 1973-08-14 | 1977-06-04 |
-
1984
- 1984-11-30 JP JP59253007A patent/JPS61131546A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61131546A (en) | 1986-06-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4663825A (en) | Method of manufacturing semiconductor device | |
| US4900257A (en) | Method of making a polycide gate using a titanium nitride capping layer | |
| US5055420A (en) | Process for fabricating semiconductor integrated circuit devices | |
| US6261932B1 (en) | Method of fabricating Schottky diode and related structure | |
| JPH0564456B2 (en) | ||
| US5091322A (en) | Semiconductor device and method of manufacturing the same | |
| US5374566A (en) | Method of fabricating a BiCMOS structure | |
| KR100324144B1 (en) | Semiconductor Device and Method for Making the Same | |
| KR0178551B1 (en) | Method of manufacturing semiconductor integrated circuit | |
| US5443994A (en) | Method of fabricating a semiconductor device having a borosilicate glass spacer | |
| US5409843A (en) | Method of producing a semiconductor device by forming contacts after flowing a glass layer | |
| JPH0846058A (en) | Method for manufacturing MOS semiconductor device | |
| JPH05183160A (en) | Semiconductor device and manufacturing method thereof | |
| JPS6362108B2 (en) | ||
| JPS63140562A (en) | Selective epitaxy bi-cmos process | |
| JPH0544182B2 (en) | ||
| JPH0527975B2 (en) | ||
| JP2886186B2 (en) | Semiconductor device | |
| JP2567832B2 (en) | Method for manufacturing semiconductor device | |
| JPH0517701B2 (en) | ||
| JPH05183117A (en) | Semiconductor device and manufacture thereof | |
| JP3309995B2 (en) | Semiconductor device | |
| JPH07161826A (en) | Method for manufacturing semiconductor device | |
| JPH03283565A (en) | Mos type semiconductor integrated circuit | |
| JPH0322708B2 (en) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |