JPH0545984B2

JPH0545984B2 -

Info

Publication number: JPH0545984B2
Application number: JP58085752A
Authority: JP
Inventors: Yoichi Shintani; Tsuguo Shimizu; Kenichi Wada; Akira Yamaoka
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-05-18
Filing date: 1983-05-18
Publication date: 1993-07-12
Also published as: JPS59212961A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はパイプライン方式のデイジタルコンピ
ユータに係り、特にアドレスコンフリクト、条件
分岐命令の高速化のために主演算装置及び従演算
装置とを有する形態のコンピユータの一層の高速
化に好適な階層型演算方式に関する。

〔発明の背景〕

このコンピユータでは、各命令の実行過程を複
数のステージに分け、異なる命令の異なるステー
ジを並列に実行することにより、実質上複数の命
令を並列に実行する。

しかし、ある命令Ｂの処理に必要なデータが先
行する命令Ａが指定する演算結果を利用して求め
る場合には、命令Ａの演算結果が確定するまで、
命令Ｂの実行を遅延しなければならない。例えば
命令Ａが実行されるとインデツクスレジスタまた
はベースレジスタが書きかえられ、しかも命令Ｂ
はそのインデツクスレジスタまたはベースレジス
タの内容と命令Ｂ内に含まれるアドレス情報を加
算して主メモリアクセスのためのアドレスを計算
する場合がこれに相当する。このように、先行す
る命令Ａの演算結果を用いて命令Ｂの実行のため
アドレスを決めなければならない状態をアドレス
コンフリクトがあると呼ぶ。この場合、命令Ｂの
アドレス計算ステージは、命令Ａの演算が終了す
るまで遅延される。

先願（特願昭56−194002および特願昭58−
62143号）の階層型演算方式を用いたコンピユー
タにおいては、この遅延を少くするために、すべ
ての命令が必要とする演算を実行できる主演算装
置とは別に、一部の命令が要求する簡単な演算の
みを実行できる従演算装置とを設けた。この先願
においては、主演算装置でのみ演算の実行できる
命令Ｃの演算に要するサイクル数が大きい場合
に、この命令Ｃが主演算装置で実行されている時
に、従演算装置ではこの命令Ｃの演算をスキツプ
して次の命令Ａの演算を早期に実行し、この結果
をさらに後続の命令Ｂのアドレス計算におけるイ
ンデツクスレジスタまたはベースレジスタの内容
として用いることによつて、命令Ｂのアドレス計
算ステージの遅延を少なくしていた。つまりこの
先願において、命令Ａの従演算装置における演算
が主演算装置における演算よりも早期に実行でき
るのは、主演算装置においては命令Ｃの演算のた
めに多くのサイクル数（N1とする）が経過した
後、次命令Ａの演算が開始されるのに比して従演
算装置においては命令Ｃの演算をN1より少ない
サイクル数（NSとする）でスキツプし、しかも
スキツプした後、直ちに次命令Ａの演算を開始す
るからである。従つて、逆に命令Ｃの主演算装置
での演算サイクル数N1が、上記スキツプサイク
ル数NSに等しい程少い場合や、命令Ｃが従演算
装置においても演算実行を行うためN1と同じサ
イクル数が経過した後に次命令Ａの演算が開始さ
れる場合においては、命令Ａの従演算装置におけ
る演算が主演算装置における演算よりもそれほど
に実行できることは期待できない。

同じ問題が条件付分岐命令のときにも生ずる。
この命令（以下ではBC命令と呼ぶ）の演算実行
サイクルにおいて、そのサイクルの条件コードに
基き分岐成功か否かの判定が行われる。従つて、
分岐命令に先行する命令Ｄによる演算が条件コー
ドを変更する命令のときには、この先行命令Ｄの
演算が終了するまで分岐判定ができない。このよ
うに、先行する命令Ｄの演算の終了の後にBC命
令の分岐判定をしなければならない状態を条件コ
ードコンフリクトのある状態と呼ぶ。この場合、
BC命令の分岐判定は、命令Ｄの演算が終了する
まで遅延される。

条件コードコンフリクトに伴う、分岐判定の遅
延を少なくするために、上記と同様の階層型演算
方式を用いた先願特願昭56−194001および特願昭
58−62143号記載のコンピユータがあつた。これ
においても主演算装置においてのみ演算の実行で
きる命令Ｅの演算に要するサイクル数（N1）が
大きい場合に、この命令Ｅが主演算装置で実行さ
れている時に、従演算装置ではこの命令Ｅの演算
をN1より少ないサイクル数NSにてスキツプして
次の命令Ｄの演算を早期に実行し、この結果をさ
らに後続のBC命令の分岐判定に用いることによ
つて、分岐判定の遅延を少なくしていた。この先
願においても、上記アドレスコンフリクトに階層
型演算方式を適用した場合と同様に、N1がNSに
等しい程小さい場合や、命令Ｅが従演算装置にお
いても演算を行う必要のある場合は、命令Ｄの従
演算装置における演算を主演算に比して早期に行
うことは期待できない。

〔発明の目的〕

本発明の目的は従つて先願の階層型演算方式に
おける上述の問題点を解決し、もつてアドレスコ
ンフリクト、条件コードコンフリクトによる処理
の遅延がより少ない、従つてより高性能のパイプ
ライン制御のコンピユータを提供することにあ
る。

〔発明の概要〕

先願の階層型演算方式においては、演算サイク
ル数の多い、従つて従演算装置では演算しない命
令を高速にスキツプすることによつて後続命令の
演算を早期に従演算装置にて行うものであつた
が、本発明においては、ある命令の従演算装置で
の演算サイクル数N2を、該命令の主演算装置で
の演算サイクル数N1に比較して短縮することに
よつて、また主演算装置においてのみ演算される
命令のうち最も演算サイクル数の短いものについ
ても、従演算装置において該命令をスキツプする
ために要するサイクル数を短縮することによつ
て、上述の先願の階層型演算方式の問題を解決す
るものである。

主演算装置に対して従演算装置をより高速に動
作させることは、後者をより高速の回路にて構成
すること、あるいは、さらに後者の論理規模が小
さいことに着目して後者を高集積度実装系を用い
て構成することによつて実現可能である。

動作ピツチの異る２つの演算装置を含むデータ
処理装置を構成する場合には、各ピツチの公約数
をピツチとするタイミングパルスによつて全体を
同期化することが容易な方法であり、さらに緒々
の制御信号の信号幅をすべて同一とすることが論
理構成を容易とする。具体例として、主演算装置
が２サイクルピツチ、従演算装置を含むその他の
部分が１サイクルピツチで命令を処理できるデー
タ処理装置においては、全体を１サイクルピツチ
のタイミングパルスを用いて同期化し、しかも
緒々の制御信号の信号幅をすべて１サイクルとし
て構成することがよい。従つて主演算装置におけ
る演算終了信号は１回の発行において、１サイク
ルの間オンであり、次の１サイクルはオフとなる
よう構成される。

〔発明の実施例〕

〔装置の概要〕６Ａ，６Ｂは命令バツフア、８はこれらの命令
バツフアの一方から命令を選択的に読出すための
読出し回路、１０は命令レジスタ、１２は命令デ
コーダ、５００はデコードされた情報を受け取る
レジスタ、１４は命令デコーダ１２からの解読情
報を格納するための命令キユーレジスタであり、
１４はここでは３つの命令の解読情報を格納する
ために３つのレジスタからなる。１６Ａは命令キ
ユーレジスタ１４内の命令を選択するためのセレ
クタであり、２０Ａはセレクタ１６Ａで選択され
た命令の演算を実行するための第１演算実行ユニ
ツトである（以下第1Eユニツトと略する）。この
ユニツト２０Ａはこのコンピユータが実行するす
べての命令が指定する演算を実行できるように構
成されている。１８Ａは、第1Eユニツト２０Ａ
に供給するオペランドあるいはそこからの演算結
果を格納するための第１の汎用レジスタ（これは
実際には複数の汎用レジスタからなるレジスタ群
である）であり、２２Ａは、命令の実行を制御す
る第１の命令制御ユニツト（以下第1Iユニツトと
呼ぶ）である。

２４は演算に必要なメモリオペランドのアドレ
スを算出するためのアドレス加算器であり、２６
はメインメモリ、もしくはその一部の写しを記憶
するキヤツシユ記憶、２８は２６から読出された
メモリオペランドを格納するオペランドキユーバ
ツフアであり、命令キユーレジスタ１４に格納さ
れる三つの命令に対応する三つのオペランドを格
納するための三つのレジスタからなる。セレクタ
３０Ａはバツフア２８のオペランドを選択して第
1Eユニツト２０Ａに供給するためのセレクタで
ある。以上の回路は、パイプライン方式により命
令の実行を行うのに基本的なものである。

本実施例では以上の他に、第２演算実行ユニツ
ト２０Ｂ（以下、第2Eユニツトと呼ぶ）と、この
ユニツト２０Ｂが実行すべき命令の解読情報を命
令キユーレジスタ１４から選択するためのセレク
タ１６Ｂと、第2Eユニツト２０Ｂに送るべきオ
ペランドあるいはこのユニツトの演算結果を格納
するための第２の汎用レジスタ１８Ｂ（これも実
際には複数の汎用レジスタからなるレジスタ群で
ある）と、第2Eユニツト２０Ｂが必要とするメ
モリオペランドをオペランドキユーバツフア２８
から選択するためのセレクタ３０Ｂと、第2Eユ
ニツト２０Ｂの実行を制御する第２命令制御ユニ
ツト（以下単に第２ユニツトと呼ぶ）２２Ｂ
と、第１、第2Eユニツト２０Ａ，２０Ｂから出
力される条件コードを記憶するためのレジスタ３
４Ａ，３４Ｂと、パイプライン的に流れて実行さ
れる複数の命令間のアドレスコンフリクトおよび
条件コードコンフリクトをそれぞれ検出する回路
３２，３６が設けられている。

第2Eユニツト２０Ｂは比較的簡単な演算、た
とえば加算、減算等を行う。本実施例では、この
ユニツトは簡単化のために１マシンサイクルで終
了する演算のみを実行するように構成されてい
る。しかし、以下の説明からも明らかになるごと
く、本発明はこのような第2Eユニツトのみに限
られるものでない。第2Eユニツト２０Ｂは比較
的簡単な演算を高速に実行するためのものである
から、第1Eユニツト２０Ａよりも、第２の汎用
レジスタ１８Ｂとオペランドキユーバツフア２８
の近くに設けることが望ましい。また、第１、第
２の汎用レジスタ１８Ａ，１８Ｂは互いに同じ数
のレジスタからなる。

この装置においては、全命令は第1Eユニツト
２０Ａにより実行される。一方、これらの命令の
内汎用レジスタ１８Ａを書きかえる命令で第2E
ユニツト２０Ｂで実行可能な命令はこの第2Eユ
ニツト２０Ｂでも実行される。したがつて、この
ような命令は第１、第2Eユニツト２０Ａ，２０
Ｂの両方で実行される。しかし、第１、第2Eユ
ニツト２０Ａ，２０Ｂでの同じ命令に対する同じ
演算は異なるタイミングで起動可能になつてい
る。すなわち、第１、第2Eユニツト２０Ａ，２
０Ｂがそれぞれ必要とする解読情報を別々に供給
するために二つのセレクタ１６Ａ，１６Ｂが設け
られ、また、これらのユニツト２０Ａ，２０Ｂが
それぞれ必要とするメモリオペランドを別々に供
給するために二つのセレクタ３０Ａ，３０Ｂが設
けられ、第1Eユニツト２０Ａ、セレクタ１６Ａ，
３０Ａは第1Iユニツト２２Ａにより制御され、第
2Eユニツト２０Ｂ、セレクタ１６Ｂ，３０Ｂは
第2Iユニツト２２Ｂにより制御されるようになつ
ている。この結果、ある命令の第1Eユニツト２
０Ａでの実行ができない状態においても、その命
令の第2Eユニツト２０Ｂでの実行が可能となり、
これにより、アドレスコンフリクト又は条件コー
ドコンフリクトの解消が早められるようになつて
いる。

〔命令フオーマツト〕

本装置で用いる命令は、（株）日立製作所Ｍシ
リーズコンピユータあるいは米国IBM社370シリ
ーズコンピユータで用いられるのと同じものであ
る。これらの命令はいくつかのフオーマツトに分
類されるが、第３Ａ図に本発明の理解に必要な一
つのフオーマツトを示す。このフオーマツトを持
つ命令の例は、加算、ロード命令で、それぞれ、
簡単のためにＡ，Ｌ命令と以下では称する。これ
らの命令のビツト０−７はオペレーシヨンコード
（OPCODE）を表し、ビツト８−11はレジスタ部
（Ｒ）であり、Ａ命令では演算のために読出すべ
きオペランドが格納されている汎用レジスタ番号
を示し、かつ、演算結果が格納されるレジスタ番
号をも示している。また、Ｌ命令ではこのレジス
タ部は、演算結果を格納すべきレジスタ番号を示
す。ビツト12−15および16−19はそれぞれインデ
ツクス部（Ｘ）、ベース部（Ｂ）であり、それぞ
れメインメモリ２６から読出すべきストレジオペ
ランドのアドレス算出に用いる汎用レジスタの番
号を示す。以下ではレジスタ部、インデツクス
部、ベース部が示す汎用レジスタ番号をそれぞれ
オペランドレジスタ番号R_OP、インデツクスレジ
スタ番号R_X、ベースレジスタ番号R_Bと呼ぶこと
にする。さらに、ビツト20−31は、上記アドレス
算出に用いられる偏立値DISPを示すデイスプレ
ースメント部（Ｄ）である。

第３Ｂ図はBC命令の命令フオーマツトを示す。
このフオーマツトのビツト８−11はマスク部
（Ｍ）であり、分岐成功となる条件コードの値を
指定するものである。

BC命令のインデツクス部（Ｘ）、ベース部
（Ｂ）、偏位置DISPは、メインメモリ２６から読
み出すべき分岐先命令のアドレス計算に用いられ
る。

以下の実施例においてはＡ，Ｌ，BC命令のみ
を用いて説明する。この内、第2Eユニツト２０
Ｂで実行可能な命令はＡ，Ｌ命令であり、また、
条件コードを書きかえる命令はＡ命令である。

〔命令の読出し〕

命令バツフア６Ａ，６Ｂの一方は、現在処理さ
れようとしている命令を含む、メモリ上の連続し
た命令列（メインストリームと呼ぶ）を格納する
ために用いられ、他方は、メインストリーム上の
分岐命令の処理が開始された後にその分岐先命令
から始まるメモリ上の連続した命令列（ターゲツ
トストリームと呼ぶ）を格納するのに用いられ
る。処理された分岐命令が分岐成功と判定され、
分岐先命令の処理が始まると、それまでターゲツ
トストリームとされていた命令列はその後はメイ
ンストリームとみなされる。このように分岐命令
が分岐成功となる度にメインストリームを格納す
る命令バツフアは切り換わる。メインメモリ２６
からの命令列のフエツチおよびバツフア６Ａ，６
Ｂへの命令列の格納の制御は命令フエツチ回路
（図示せず）により実施される。読出し回路８は
バツフア６Ａ，６Ｂの内、現在メインストリーム
を格納しているものから、命令を順次選択して順
次命令レジスタ１０に送出する。この読出し回路
８はフリツプフロツプ（以下では、フリツプフロ
ツプのことをFFと略記することがある）９の値
が１か０によりバツフア６Ａ，６Ｂを選択する。
このフリツプフロツプ９は、後述するように分岐
成功信号BCTKNが１となるごとにその値をかえ
る。

命令レジスタ１０には、後述するように、命令
レジスタ１０内の命令のデコードステージが実行
されるごとに、制御回路（図示せず）により、読
出し回路８が出力する命令がセツトされる。

（命令実行動作の概要）階層型演算方式を適用したコンピユータの例と
して、先願特願昭58−62143号に掲げたものを考
えると、それにおけるLoad命令の実行ステージ
は第９Ｄ図のようになる。すなわち、命令のデコ
ード及びアドレス計算のためのＤステージ、オペ
ランドあるいは分岐先命令の読み出しのためのＡ
ステージ、第１、第2Eユニツトへのセツトアツ
プのためのL1，L2ステージ、第１、第2Eユニツ
トにおける演算のためのE1，E2ステージ、第１、
第２汎用レジスタへの演算結果の書き込みのため
のP1，P2ステージからなる。上記先願において、
上記の各ステージはそれぞれ１マシンサイクルを
要する。

一方、本発明の実施例におけるLoad命令の実
行ステージは第９Ｅ図のようになる。すなわち命
令のデコード及びアドレス計算のためのＤ，
D′ステージ、オペランドあるいは分岐先命令の
読み出しのためのＡ，A′ステージ、第１、第2E
ユニツトへのセツトアツプのためのL1，L2ステ
ージ、第１、第2Eユニツトにおける演算のため
のE1，E2ステージ、第１、第２汎用レジスタへ
の演算結果の書き込みのためのP1，P2ステージ
からなる。すなわち上記先願におけるＤステージ
での処理が本実施例におけるＤ，D′ステージで
の処理に、またＡステージがＡ，A′ステージに
対応する。ここで本実施例においては上記先願に
おけるタイミングパルスT0の1/2のピツチのタイ
ミングパルスT0′を用いることとし、従つて、マ
シンサイクルは1/2としたものとする。従つて本
実施例において、Ｄ，D′，Ａ，A′，L2，E2，P2
の各ステージはそれぞれ１マシンサイクルずつ要
し、L1，E1，P1は２マシンサイクルずつ要す
る。

ここで注意すべきことは、上記先願と本実施例
とではマシンサイクルは後者が1/2と短縮されて
いるものの、命令デコード及びアドレス計算のス
テージ（ＤとＤ，D′）、オペランド等の読み出し
ステージ（ＡとＡ，A′）、第1Eユニツトへのセツ
トアツプステージ（それぞれL1）、第1Eユニツト
での演算ステージ（それぞれE1）第１汎用レジ
スタへの演算結果への書き込みステージ（それぞ
れP1）については、実時間は同じである。従つ
てこれらの論理回路の構成にあたつては、先願に
おいても本実施例においても、同等レベルの回
路、実装技術を用いて実現することが可能と言え
る。

一方、本実施例において、L2，E2，P2の各ス
テージは１マシンサイクルずつで実行可能とする
ため、先願におけるL2，E2，P2ステージに比較
して、1/2の実時間で処理することとなる。これ
は、L2，E2，P2の実行に係る回路が、ほぼ、第
2Iユニツト、第2Eユニツト、第２汎用レジスタ
に限られるため、それらの論理規模が装置全体に
占める割合が小さく、従つて全体の中の極く限ら
れた空間に配置することが可能であることゆえ実
現できる。あるいは、これら３つの論理のみ高性
能の回路、実装技術を用いて構成することによつ
ても実現できる。この場合でも、この高性能の回
路、実装技術が周辺論理に比較して高価であつて
も、全体に占める割合が小さいことから、装置全
体の価格上昇への影響は少なくすることが可能で
ある。

命令レジスタ１０にセツトされた命令は、次の
ステージに分けて実行される。

（Ｄ，D′ステージ）これは命令の解読とアドレス計算のステージで
ある。すなわち、命令レジスタ１０内の命令をデ
コーダ１２で解読し解読情報を生成し、これを命
令キユーレジスタ１４内の一つのレジスタにセツ
トする。さらに、命令レジスタ１０内の命令のベ
ースレジスタ番号R_B、インデツクスレジスタ番
号R_Xが第２汎用レジスタ、１８Ｂに線４０を介
して入力される。これらのレジスタ番号に基づい
て汎用レジスタ１８Ｂから読出された二つのデー
タは線４７を介してアドレス加算器２４に入力さ
れ、線４０を介して命令レジスタ１０から入力さ
れる偏位値DISPと加算される。こうしてアドレ
スが計算される。

なお、本実施例においてデコーダ１２は、命令
のオペレーシヨンコードOP CODEとオペランド
レジスタ番号R_OPに基づき、次の情報を解読情報
として線４２に出力する。

(1) OP CODE (2) R_R：オペランド読出しレジスタ番号で、上
述のＡ命令ではオペランドレジスタ番号
R_OPに等しい。

(3) R_W：演算結果を書込むレジスタ番号で、上
述２つの命令ではオペランドレジスタ番号
R_OPに等しい。

(4) SUBGR：演算結果を汎用レジスタに格納す
べき命令の内、第2Eユニツト２０Ｂで実
行可能な命令かどうかを示す第２演算表示
信号。たとえば、Ａ命令、Ｌ命令のときに
この信号が１となる。

(5) CHGGR：演算結果を汎用レジスタに格納す
べき命令であることを示すレジスタ変更表
示信号。たとえば、Ａ，Ｌ命令のときにこ
の信号が１となる。

(6) SUBCC：条件コードを変更する命令の内、
第2Eユニツト２０Ｂにおいて実行可能な
命令であることを示す第２演算表示信号。
たとえばＡ命令のときにこの信号が１とな
る。

(7) CHGCC：条件コードを変更する命令である
ことを示すCC変更表示信号。たとえば、
Ａ命令のときにこの信号は１となる。

(8) BC：BC命令であることを示すBC命令表示
信号。

(9) MASK：BC命令のマスク部そのもの。

なお、命令デコーダ１２はこれら以外の、命令
実行制御に必要な解読情報を生成するが、これは
従来技術と同じであり、また本発明に直接関係が
ないため説明を省く。

なお、このＤ，D′ステージはそれぞれ１マシ
ンサイクルで終了する。

（Ａ，A′ステージ）Ｄ，D′ステージで計算されたメモリアドレス
に基づき、メインメモリ２６からオペランドを読
出し、オペランドキユーバツフア２８の一つのレ
ジスタに格納する。このＡ，A′ステージもそれ
ぞれ１マシンサイクルで終了する。

（L1ステージ）第1Eユニツト２０Ａに命令の解読情報と演算
に必要なレジスタオペランドとメモリオペランド
をセツトする。すなわち、セレクタ１６Ａにより
実行すべき命令の解読情報を選択して、線４４Ａ
に出力する。選択された解読情報の内、読出しレ
ジスタ番号R_Rは第１汎用レジスタ１８Ａに入力
され、これに基づき必要なオペランドRDATA1
が読出され、このオペランドが線４６Ａを介して
第1Eユニツト２０Ａに送られる。一方、解読情
報の内、OP CODE、書込みレジスタ番号R_W、
第２演算表示信号SUBGR、レジスタ変更表示信
号CHGGR、条件コード変更表示信号CHGCC、
は第1Eユニツト２０Ａに送出される。さらに、
セレクタ３０Ａは、オペランドキユーバツフア２
８から必要なメモリオペランドMDATA1を選択
して線４５Ａを介して第1Eユニツト２０Ａに送
出する。第1Eユニツト２０Ａはこうして入力さ
れたいろいろのデータを内部のレジスタに取り込
む。このステージは２マシンサイクルで実行され
る。

（E1ステージ）第1Eユニツト２０ＡがL1ステージで取り込ま
れたデータに基づき所望の演算を実行し、結果
WDATA1を線５０Ａに出力する。このとき、同
時に、すぐに取り込まれた書込みレジスタ番号
R_W、第１汎用レジスタの書込み信号WC１が出力
される。

また、演算が条件コードを変更すべきもののと
きには演算結果に依存して条件コードCC１を算
出し、このコードCC１とセツト指示信号SET１
が線７０Ａに出力される。

なお、このステージが要するマシンサイクル数
は２マシンサイクルである。命令の種類により、
２ステージ以上E1ステージを要するものがある。
従つて、最も短かい演算は２マシンサイクルで終
了し、長いものは２の倍数マシンサイクルにて終
了する。なお、このE1ステージに属するステー
ジの最後のステージの前半のマシンサイクルには
演算終了信号EOP１が４８Ａに出力される。し
たがつて、最短の２マシンサイクルで終了する演
算の場合、演算を開始したサイクルで信号EOP
１が出力される。

（P1ステージ） E1ステージで求められた演算結果WDATA1
は、書込みレジスタ番号R_Wで示される、第１汎
用レジスタ１８Ａ内のレジスタに書き込まれる。
この演算が第2Eユニツト２０Ｂで実行できない
演算のときには、演算結果WDATA1、書込みレ
ジスタ番号R_Wが、第２汎用レジスタ１８Ｂにも
入力され、同様の書込みが行なわれる。第２汎用
レジスタ１８Ｂはすでに述べたごとく、第2Eユ
ニツト２０Ｂによる演算結果WDATA2を書込む
ようになつているが、第2Eユニツト２０Ｂは一
部の演算しか実行できない。したがつて、第１、
第２の汎用レジスタ１８Ａ，１８Ｂの内容の不一
致が生じ得る。第1Eユニツト２０Ａによる演算
結果WDATA1を第２汎用レジスタ１８Ｂにも書
込むことにより、この不一致の発生を防止でき
る。したがつて、第２汎用レジスタを前述のアド
レス計算に用いても不都合が生じない。また、条
件コードを変更する演算のときには、算出された
条件コードCC１がセツト信号SET１に応答して
レジスタ３４Ａにセツトされる。なお、このP1
ステージはE1ステージにつづく２マシンサイク
ルで終了する。

以上のようにして、一つの命令の実行が終了す
る。しかし、第2Eユニツト２０Ｂで実行可能で
かつ汎用レジスタもしくは条件コードを書きかえ
る命令は第2Eユニツト２０Ｂでも実行されるた
めこれらのステージで説明される動作以外に次の
ステージも実行される。

（L2ステージ）第2Eユニツト２０Ｂに演算に必要な解読情報、
レジスタオペランド、メモリオペランドをセツト
する。すなわち、セレクタ１６Ｂにより実行すべ
き命令の解読情報を選択して、線４４Ｂに出力す
る。選択された解読情報の内、読出しレジスタ番
号R_Rは第２汎用レジスタ１８Ｂに入力され、こ
れに基づき必要なオペランドRDATA2が読出さ
れ、このオペランドが線４６Ｂを介して第2Eユ
ニツト２０Ｂに送られる。一方、解読情報の内、
OP CODE、書込みレジスタ番号R_W、第２演算
表示信号SUBGR、SUBCC、条件コード変更表
示信号CHGCCは、第2Eユニツト２０Ｂに送出さ
れる。さらに、セレクタ３０Ｂは、オペランドキ
ユーバツフア２８から必要なメモリオペランド
MDATA2を選択して線４５Ｂを介して第2Eユニ
ツト２０Ｂに送出する。第2Eユニツト２０Ｂは
こうして入力されたいろいろのデータを内部のレ
ジスタに取り込む。このステージは１マシンサイ
クルで実行される。

（E2ステージ）第２演算ユニツト２０ＢがL2ステージで取り
込まれたデータに基づき所望の演算を実行し、結
果WDATA2を線５０Ｂに出力する。このとき、
同時に、すでに取り込まれた書込みレジスタ番号
R_Wも出力される。さらにこのとき、演算が条件
コードを書きかえる命令のときには条件コード
CC２が算出される。

なお、第2Eユニツト２０Ｂは比較的簡単な演
算、たとえば、加算、減算、ロード等のみを１マ
シンサイクルで行なうもので、極く少ない回路素
子にて構成され、乗算等のやや複雑な演算は行え
ないものと仮定している。したがつて、このE2
ステージは１マシンサイクルで終了する。一般的
には、第2Eユニツト２０Ｂは以上のものに限定
されないので、このE2ステージは第2Eユニツト
２０Ｂが実行する演算により異なるマシンサイク
ルで終了すればよい。その場合、そのステージの
最終サイクルでは演算終了信号EOP２が線４８
Ｂに出力されるので、この最後のサイクルを
EOP２サイクルと呼ぶことができる。したがつ
て、現在、仮定しているように、第2Eユニツト
２０Ｂは必らず１マシンサイクルで終了する演算
のみを行う場合には、このE2ステージはEOP２
サイクルのみからなる。

（P2ステージ） E2ステージで求められた演算結果WDATA2
は、書込みレジスタ番号R_Wで示される、第２汎
用レジスタ１８Ｂ内のレジスタに、書込まれる。
また、算出された条件コードCC２が線７０Ｂを
介してレジスタ３４Ｂにセツトされる。

〔動作の詳細Ｉ〕

以下では、まず、アドレスコンフリクトがある
場合アドレスコンフリクトの場合の装置動作を通
して装置の詳細を説明する。装置の内、条件コー
ドに関与する部分とその動作の説明は後でまとめ
て説明する。

以下では、アドレスコンフリクトがある時の装
置動作の説明のため第１のＬ命令Ｌ(1)、第２のＬ
命令Ｌ(2)、Ａ、第３のＬ命令Ｌ(3)がこの順に実行
されると仮定する。また、Ａ命令のオペランドレ
ジスタ番号R_OPとＬ(3)命令のアドレスレジスタ番
号R_X又はR_Bが等しく、したがつてこれらの二つ
の命令間にアドレスコンフフリクトが生じると仮
定する。ただし、Ｌ(1)，Ｌ(2)，Ａの各命令間、Ｌ
(1)，Ｌ(2)とＬ(3)の間あるいはＬ(1)，Ｌ(2)，Ａ，Ｌ
(3)命令とこれらに先行する命令間にはアドレスコ
ンフリクトがないものと仮定する。また、条件コ
ードコンフリクトはどの命令間にも存在しないと
仮定する。

９Ａ〜９Ｃのタイムチヤートを参照して説明す
る。

（Ｄ，D′ステージの詳細）Ｄ，D′ステージが実行されるためには、命令
の解読情報が命令キユーレジスタ１４にセツトさ
れねばならない。この命令キユーレジスタ１４へ
のセツトは第1Iユニツト２２Ａが制御する。この
制御の仕方は、先願によるものと本質的に変わら
ない。すなわち、命令キユーレジスタ１４に新た
に解読情報がセツトできるのは、ある命令が命令
レジスタ１０にセツトされ、しかも命令キユーレ
ジスタ１４に空きのレジスタがあり、さらに、そ
の命令が命令キユーレジスタ１４内にすでにセツ
トされている命令もしくはすでに実行中の命令に
対してアドレスコンフリクトや条件コードコンフ
リクトがない場合である。

アドレスコンフリクトの検出のために、命令レ
ジスタ１０にセツトされた命令のアドレスレジス
タ部R_B，R_Xは線４０を介してアドレスコンフリ
クト検出回路３２に入力され、そこで後述するよ
うにして、アドレスコンフリクトの有無が検出さ
れ、検出結果ACONFが第1Iユニツト２２Ａに線
５８を介して入力される。同様に、後述するよう
に条件コードコンフリクトの検出が回路３６で行
なわれ、検出結果CCONFが第1Iユニツト２２Ａ
に線７２を介して入力される。第1Iユニツト２２
Ａには第４図に示すように、制御回路（図示せ
ず）により命令レジスタ１０に新たな命令がセツ
トされるごとに、その制御回路によりセツトされ
るフリツプフロツプ７０を有する。さらに、キユ
ー制御回路７３は命令キユーレジスタ１４の各レ
ジスタが空いているか否かを表示するための三つ
のフリツプフロツプ５１８〜５２０を有し、これ
らの三つのフリツプフロツプのセツト状態によ
り、どのレジスタも空いていないときにキユービ
ジー信号BSYをANDゲート５２８から出力する
ようになつている。デコード成功決定回路７５
は、フリツプフロツプ７０の出力が１でコンフリ
クト信号ACONF、CCONF、キユービジー信号
BSYがいずれも０のときに、デコード成功信号
DSを線５６Ａに出力し、FF５１１でタイミング
調整を行つた後、、命令キユーレジスタ１４にこ
れを送り、デコーダ１２からの解読情報の取り込
みを指示する。命令キユーレジスタ１４内のどの
レジスタにこの解読情報を取り込むかを指示する
ための入力ポインタIPはキユー制御回路７３が
線５６Ａに出力し、FF５０５，５０６にてタイ
ミング調整を行つた後、命令キユーレジスタ１４
に送る。この入力ポインタIPを出力するため、
キユー制御回路７３は内部に０，１，２を順次カ
ウントするカウンタ５０２を有し、そのカウント
値を入力ポインタIPとして出力するようになつ
ている。このカウンタの更新はデコード成功信号
DSの立上がりから一サイクル遅れて行なわれる。
また、信号DSによりフリツプフロツプ７０がリ
セツトされ、制御回路（図示せず）がこのリセツ
トに応答して命令レジスタ１０に次の命令をセツ
トする。

今、命令キユーレジスタ１４内の０番、１番、
２番のレジスタに前述のＬ(1)，Ｌ(2)，Ａ命令がこ
の順でセツトされると仮定する。この結果、Ｌ(3)
命令は、Ｌ(1)命令の後に０番のレジスタにセツト
されることになる。また、各サイクルの最初およ
び中間のタイミングをＴ０，Ｔ１と呼ぶことにす
る。また添付した図面内のレジスタ又はフリツプ
フロツプの脇に記載されたＴ０又はＴ１はこれら
のレジスタはフリツプフロツプの内容が変更され
るタイミングがＴ０又はＴ１であることを示す。
さて、Ｌ(1)命令が命令レジスタ１０にタイミング
Ｃ０，Ｔ０（すなわち、サイクルＣ０内のタイミ
ングＴ０以下同様）にセツトされる。Ｌ(1)命令は
先行する他の命令に対してアドレスコンフリクト
又は条件コードコンフリクトがなく、また、命令
キユーレジスタ１４がビジーでないと仮定すると
デコーダ成功信号DSがタイミングＣ０，Ｔ１に
て出力され、入力ポインタIPはそのとき仮定に
より値０を有しているので、これらの信号によ
り、Ｌ(1)命令の解読情報は命令キユーレジスタ１
４内の０番のレジスタにタイミングＣ２，Ｔ０に
セツトされる。

この後、タイミングＣ１，Ｔ１に入力ポインタ
IPは１に更新される。タイミングＣ１，Ｔ０に
はＬ(2)命令が命令レジスタ１０にセツトされ、Ｌ
(2)命令のＤステージがＬ(1)命令のＤステージより
１サイクル遅れて、全く同じように実行される。
この結果命令キユーレジスタ１４内の１番のレジ
スタにＬ(2)命令の解読情報がセツトされ、かつ入
力ポインタは２に更新される。同様にして、Ａ命
令のＤステージがサイクルＣ２に実行され、その
解読情報が命令キユーレジスタ１４内の２番のレ
ジスタにセツトされ、かつIPは０に更新される。

タイミングＣ３，Ｔ０には次のＬ(3)命令が命令
レジスタ１０にセツトされる。しかし、このＬ(3)
命令は、仮定により、すでに命令キユーレジスタ
１４にセツトされているＡ命令に対してアドレス
コンフリクトがある。したがつて、アドレスコン
フリクト検出回路３２の出力ACONFが後述する
ように１となり、デコード成功決定回路７５はデ
コード成功信号DSをこのアドレスコンフリクト
の解除が検出されるまで出力しない。したがつ
て、Ｌ(3)命令は命令キユーレジスタ１４に取り込
まれず、Ｄステージの実行が延期される。本実施
例では、Ｌ(3)命令のＤステージが実行されるの
は、後述するごとく、サイクルＣ８である。した
がつて入力ポインタIPはそれまで値０を保持し
つづける。

なお、Ｄ，D′ステージにおけるアドレス計算
は次のようなタイミングの下で行なわれる。

Ｌ(1)命令がタイミングＣ０，Ｔ０にて命令レジ
スタ１０にセツトされた後、第２汎用レジスタ１
８Ｂからこの命令が指定するアドレス情報がただ
ちに読出され、アドレス加算器２４では、入力さ
れたデータを一端内部のレジスタ（図示せず）に
保持した後、１サイクルで加算を行い、その結果
を出力する。従つて、アドレス加算器２４が出力
するメモリアドレスはタイミングＣ２，Ｔ０に確
定する。

Ｌ(2)命令のためのアドレス計算はＬ(1)命令より
１サイクル遅れて全く同じようになされ、Ｌ(2)命
令のためのメモリアドレスはタイミングＣ３，Ｔ
０に確定する。

第1Iユニツト２２Ａ内のキユー制御回路７３で
は、命令キユーレジスタ１４に新たな解読情報を
セツトするごとに、このレジスタ１４内の各レジ
スタが空いているか否かを表示するフリツプフロ
ツプ５１８〜５２０の内、該当するものをセツト
する。

（Ａ，A′ステージの詳細）このステージでは、Ｄ，D′ステージで求めら
れたメモリアドレスに基づきメインメモリ２６か
らメモリオペランドが読出され、オペランドキユ
ーバツフア２８にセツトされる。すでに述べたご
とく、Ｌ(1)命令の解読情報が命令キユーレジスタ
１４内の０番のレジスタにセツトされている。し
たがつて、Ｌ(1)命令に対応するメモリオペランド
も、オペランドキユーバツフア２８内の０番のレ
ジスタにセツトされる。このため、第1Iユニツト
２２Ａは入力ポインタIP、デコード成功信号DS
をそれぞれ、フリツプフロツプ５１１〜５１３，
５０５〜５１０で2.5サイクル遅延した信号IPD，
DSDを線５７Ａを介してバツフア２８に供給す
るようになつている。この結果、Ｌ(1)命令のため
のメモリオペランドは、信号DSD，IPDに応答し
てタイミングＣ４，Ｔ０にバツフア２８内の０番
のレジスタにセツトされる。同様にＬ(2)命令のた
めのメモリオペランドはタイミングＣ５，Ｔ０に
バツフア２８内の１番のレジスタにセツトされ
る。

（L1ステージの詳細）各命令のL1ステージはそれに先行する命令の
E1ステージが終了したとき、すなわち、第1Eユ
ニツトから第１演算終了信号EOP１が出力され
たときに開始される。このL1ステージでは命令
キユーレジスタ１４とオペランドキユーバツフア
２８からそれぞれ一つの解読情報と一つのメモリ
オペランドがそれぞれセレクタ１６Ａ，３０Ａに
より選択され、第1Eユニツト２０Ａにセツトさ
れる。

これらの制御は第1Iユニツト２２Ａが行う。す
なわち、第1Iユニツト２２Ａ内のキユー制御回路
７３は、セレクタ１６Ａ，３０Ａに選択すべきレ
ジスタ番号又はバツフア番号を示す出力ポインタ
OP１を線５３Ａを介して送出するカウンタ５３
２を有する。このカウンタは、０，１，２の値を
順次繰り返しカウントするものである。キユー制
御回路７３は、第1Eユニツト２０Ａから第１演
算終了信号EOP１が出力されると、１サイクル
後に第１演算開始信号BOP１を線５２Ａを介し
て１サイクルの間出力するとともに、信号BOP
１が出力されたサイクルの次のサイクルのタイミ
ングＴ０で出力ポインタOP１を更新する。

後述するように信号EOP１は先行する命令の
最終のE1ステージの前半のサイクルのタイミン
グＴ０からその後信号BOP１が入力されるまで
１サイクルおきに第1Eユニツト２０Ａから出力
されるようになつている。Ｌ(1)命令に先行する命
令（これを今、命令Ｘと呼ぶ）のE1ステージが
サイクルＣ４，Ｃ５にて終了すると仮定すると、
信号EOP１はタイミングＣ４，Ｔ０から１サイ
クルの間出力される。このときキユー制御回路７
３は出力ポインタOP１として仮定によりＬ(1)命
令を選択するための値０を出力しており、またタ
イミングＣ５，Ｔ０から１サイクルの間、第１演
算開始信号BOP１を出力する。なお、出力ポイ
ンタOP１は、このBOP１に応答してタイミング
Ｃ６，Ｔ０において、１に更新される。このた
め、キユー制御回路７３には、フリツプフロツプ
５１８〜５２０の１サイクル遅延、２サイクル遅
延、３サイクル遅延となるフリツプフロツプ５２
１〜５２３，５４９〜５５１，５２４〜５２６お
よび、５２４〜５２６のうちOP１信号で示され
るものの値を選択するセレクタ５２７がある。さ
らにこのセレクタの出力とEOP１信号の論理積
をとるゲート５２９および、５２９の出力をＴ０
にてとりこむフリツプフロツプ５３０がある。５
３０の出力は第1Eユニツトにおける演算開始信
号BOP１である。またゲート５２９の出力が１
となると、上記フリツプフロツプ５１８〜５２
０，５２１〜５２３，５４９〜５５１，５２４〜
５２６のうちこの時のOP１の値で示される命令
キユーに対応するものが、リセツトされる。この
リセツトはデコーダ５３１によつて生成される信
号により行われる。

以上のごとくして、サイクルＣ４，Ｃ５におい
て出力される出力ポインタOP１の値０に基づき、
セレクタ１６Ａ，３０ＡからＬ(1)命令の解読情
報、メモリオペランドの選択が行なわれる。

一方、サイクルＣ５において出力された第１演
算開始信号BOP１に基づき、第1Eユニツト２０
Ａはこれらの選択情報を取り込む。このとき、セ
レクタ１６Ａにより選択された解読情報の内、読
出しレジスタ番号R_Rは第１汎用レジスタ１８Ａ
に入力され、それに基づき読出されたレジスタオ
ペランドRDATA1が線４６Ａを介して第1Eユニ
ツト２０Ａに入力される。第1Eユニツト２０Ａ
はこのオペランドRDATA1も取込む。

第1Eユニツト２０Ａは第５図にあるように第
１演算回路４００とフリツプフロツプ４０１，４
０３およびアンドゲート４０５からなる。第１演
算回路４００は、線４４Ａを介してセレクタ１６
Ａから入力されるOP CODE、書込みレジスタ番
号R_W、レジスタ変更表示信号CHGGR、条件コ
ード変更表示信号CHGCCと、線４６Ａを介し
て、第１汎用レジスタ１８Ａから入力されるレジ
スタオペランドRDATA1と、線４５Ａを介して
セレクタ３０Ａから入力されるメモリオペランド
MDATA1とを、線５２Ａを介して第1Iユニツト
から入力される演算開始信号BOP１に応答して、
その内部のレジスタ（図示せず）にセツトする。
一方、線４４Ａを介してセレクタ１６Ａから入力
される第２演算指示信号SUBGRは、信号BOP１
に応答してフリツプフロツプ４０１にセツトされ
る。こうして、第1Eユニツト２０Ａにおける入
力データに取り込が行なわれる。

今考えている例では、タイミングＣ６，Ｔ０に
おいて、Ｌ(1)命令に関連するデータが第1Eユニ
ツト２０Ａに取り込まれ、Ｌ(1)命令のL1ステー
ジが終了する。次の命令のL1ステージは、Ｌ(1)
命令に対する演算終了信号EOP１が出力される
タイミング（ここではサイクルＣ６）より実行さ
れる。また、Ａ命令のL1ステージは、Ｌ(2)命令
に対するEOP１が出力されるタイミングＣ８よ
り実行される。

しかし、Ｌ(3)命令は、Ａ命令のEOP１が出た
Ｃ１０サイクルにおいて、まだ命令解読及びオペ
ランド読み出しが終了していない（Ａ，A′ステ
ージがそれ以前に完了していない）ため、L1ス
テージは実行されない。Ｌ(3)命令のL1ステージ
が実行されるのは、Ｌ(3)命令のＡ，A′ステージ
が完了した後のＣ１２ステージ以降である。

（E1ステージの詳細）第１演算回路４００は、入力されたOP CODE
にて指定される演算、たとえばＡ命令に対しては
加算を、レジスタオペランドRDATA1、メモリ
オペランドMDATA1に対して実行し、結果デー
タWDATA1を線５０Ａに出力するとともに、演
算の最終E1ステージの前半サイクルのタイミン
グＴ０からその後信号BOP１が、入力されるま
で演算終了信号EOP１を１サイクルおきに出力
する。このとき、入力された解読情報内の書込み
レジスタ番号R_Wは結果データWDATA1が算出
されるまで、回路４００内に保持されており、結
果データWDATA1とともに線５０Ａに出力され
るようになつている。また入力された条件コード
変更表示信号CHGCCが１のときには、回路４０
０はOPCODEと結果データWDATA1に依存し
て、条件コードCC１を算出し、この信号ととも
にセツト信号SET１をこの最終E1ステージの後
半サイクルで出力する。信号CHGCCが０のとき
には信号SET１は０のままである。さらに、回
路４００は取込まれているレジスタ変更表示信号
CHGGRが１のときには、結果データWDATA1
の出力と同期して、書込み信号WC１を線５０Ａ
に出力するように構成されている。回路４００
は、たとえばマイクロ命令制御の回路により構成
される。

一方、フリツプフロツプ４０１にタイミングＴ
０でセツトされた第２演算表示信号SUBGRはタ
イミングＴ０でフリツプフロツプ４０３に移され
る。このフリツプフロツプ４０３内の信号
SUBGRの反転信号と回路４００から線５０Ａに
出力される書込み信号WC１がアンドゲート４０
５に入力される。したがつて、ゲート４０５の出
力WC１２は、第１演算回路４００で実行された
演算が第2Eユニツトでは実行不可能でかつ汎用
レジスタを書きかえるもののときのみ１となる。
この出力WC１２は演算結果WDATA1を第２汎
用レジスタ１８Ｂに書込むのに用いられる。

（P1ステージの詳細）第1Eユニツト２０Ａから線５０Ａ上に出力さ
れた結果データWDATA1は、その線上の書込み
信号WC１，WC１２に基づき、第１、第２汎用
レジスタ１８Ａ，１８Ｂ内の、書込みレジスタ番
号R_Wを有するレジスタにタイミングＴ０で書き
込まれる。また、算出された条件コードCC１は
セツト信号SET１に応答して、レジスタ３４Ａ
に書込まれる。したがつて、レジスタ３４Ａは条
件コードを変更する命令の内、最も新しく実行さ
れた命令が出力した条件コードがセツトされてい
る。こうして、Ｌ(1)命令のP1ステージはサイク
ルＣ８，Ｃ９，Ｌ(2)命令はＣ１０，Ｃ１１，Ａ命
令はＣ１２，Ｃ１３で実行される。ただし、これ
ら３つの命令はいずれも第2Eユニツト２０Ｂで
実行可能のため（SUBGR＝１），WC１２＝０と
なり、結果データWDATA1は第２汎用レジスタ
１８Ｂには書込まれない。また、Ｌ(1)，Ｌ(2)命令
は条件コードを変更する命令でないのでレジスタ
３４Ａの内容は変更されない。またＡ命令の演算
により求まつた条件コードCC１はサイクルＣ１
０でレジスタ３４Ａにセツトされることになる。

以上のようにして、Ｌ(1)，Ｌ(2)，Ａ命令のＤ〜
P1ステージが実行される。しかし、次のＬ(3)命
令に対してアドレスコンフリクトを有するので、
このコンフリクトが解消するまで、Ｌ(3)命令のＤ
ステージは実行されない。

上記先頭に述べた先願によると、このコンフリ
クトが解消されるのは、Ａ命令の第2Eユニツト
での演算結果が得られた時以降であるが、Ａ命令
に先行するＬ(1)，Ｌ(2)命令が第１、第2Eユニツ
トのいずれでも演算を行い、しかも上記先願では
演算実行時間が同じであるため、Ａ命令における
第１、第2Eユニツトでの演算結果が得られる時
刻は同じである。従つて、上記先願において、Ａ
命令の第2Eユニツトでの演算結果が得られるの
は、Ｃ１２サイクルとなる。ゆえに、Ｌ(3)命令の
Ｄステージは、Ｃ１２サイクルから開始される。

一方本実施例では、Ｌ(3)命令のＤステージの開
始を早めるために、第１、第2Eユニツトのいず
れでも演算を行う命令においては、第2Eユニツ
トでの演算サイクル数を第1Eユニツトにおける
演算サイクル数より短くし、しかも次命令の第
2Eユニツトにおける演算が前命令の演算終了後
直ちに開始できるようにしている。

以下この点をさらに詳しく説明する。

（L2ステージの詳細）このステージは第2Eユニツト２０Ｂに必要な
データをセツトするステージである。このステー
ジは第2Iユニツト２２Ｂにより制御される。この
第2Iユニツト２２Ｂには第６図に示されるよう
に、命令キユーレジスタ１４内のレジスタ＃０〜
＃２に対応してフリツプフロツプ１０１〜１０３
がそれぞれ設けられ、これらのフリツプフロツプ
は命令キユーレジスタ１４内の対応するレジスタ
に有効な解読情報がセツトされているか否かを表
示するためのものである。すなわち、デコーダ１
００はデコード成功信号DSにより起動され、そ
こに入力される入力ポインタIPで示されるレジ
スタ番号に対応するフリツプフロツプ１０１〜１
０３のいずれかに対して１信号を出力する。この
信号は、フリツプフロツプ１０１〜１０３内の、
入力ポインタIPに対応する一つのフリツプフロ
ツプのデータ端子に入力され、さらにオアゲート
１０７〜１０９の一つを介して、その一つのフリ
ツプフロツプのクロツク端子に入力される。こう
して、入力ポインタIPに対応してフリツプフロ
ツプ１０１〜１０３の一つがセツトされる。な
お、これらのフリツプフロツプ１０１〜１０３は
タイミングＴ０でのみ入力データの取り込みを行
うものとする。さらにフリツプフロツプ５３８〜
５４０はそれぞれフリツプフロツプ１０１〜１０
３の出力を、フリツプフロツプ５４６〜５４８は
それぞれ５３８〜５４０の出力を、またフリツプ
フロツプ１２０〜１２２もそれぞれフリツプフロ
ツプ５４６〜５４８の出力を１サイクル遅延して
出力するためのもので、これらのフリツプフロツ
プ５３８〜５４０，５４６〜５４８，１２０〜１
２２もタイミングＴ０でのみ出力を変化するもの
とする。

フリツプフロツプ１４９，１５０，１５３，１
５４、インクリメンタ１４８は０，１，２を順次
カウントするカウンタを構成し、フリツプフロツ
プ１５３，１５４の出力は、第2Eユニツト２０
Ｂで実行されるべき命令に関する情報の選択のた
めの出力ポインタOP２として用いられる。すな
わち、この出力ポインタOP２は、線５３Ｂを介
してセレクタ１６Ｂ，３０Ｂに入力され、実行す
べき命令の解読情報およびメモリオペランド
MDATA2がこれらのセレクタにより選択的に線
４４Ｂ，４５Ｂにそれぞれ出力されるようにな
る。しかし、これらの情報を第2Eユニツト２０
Ｂにセツトしてもよいのは第2Eユニツト２０Ｂ
において先行する命令のための演算が終了し、か
つ次にL2ステージを実行しようとする命令のた
めの情報が命令キユーレジスタ１４、オペランド
キユーバツフア２８にセツトされている場合であ
る。第2Eユニツト２０Ｂは後述のように第２演
算開始信号BOP２に応答してセレクタ１６Ｂ，
３０Ｂの出力をセツトし、演算の最終サイクルか
ら終了信号EOP２を出力するようになつている。
第2Iユニツト２２Ｂでは、出力ポインタOP２に
よりフリツプフロツプ１２０〜１２２の出力の一
つがセレクタ１２９により選択される。この選択
された信号は出力ポインタOP２で示される命令
キユーレジスタ１４内のレジスタに実行すべき命
令がセツトされていることを示している。したが
つて、第2Iユニツト２２Ｂは、線４８Ｂを介して
入力される信号EOP２とセレクタ１２９の出力
信号との論理積をとり、両方の信号がともに１の
ときにのみ演算開始信号BOP２を線５２Ｂに出
力するようになつている。

結局、このL2ステージでは次のようにして、
第2Eユニツト２０Ｂに必要な情報がセツトされ
る。セレクタ１６Ｂにより選択された解読情報の
内、OP CODE、書込みレジスタ番号R_W、第２
演算表示信号SUBGR、SUBCCおよび条件コー
ド変更表示信号CHGCCは線４４Ｂを介して直接
第2Eユニツト２０Ｂに送られ、読出しレジスタ
番号R_Rは第２汎用レジスタ１８Ｂに入力され、
レジスタオペランドRDATA2の読出しに用いら
れる。このオペランドは線４６Ｂを介して第2E
ユニツト２０Ｂに入力される。セレクタ３０Ｂに
より選択されたメモリオペランドMDATA2は線
４５Ｂを介して直接第2Eユニツト２０Ｂに送ら
れる。第2Eユニツト２０Ｂはこれらの情報を信
号BOP２に応答して取り込む。

なお、第2Iユニツト２２Ｂでは、第６図に示す
ように、信号BOP２に応答してインクリメンタ
１４８が起動され、そのときの出力ポインタOP
２をカウントアツプした値を示す信号をフリツプ
フロツプ１４９，１５０に出力する。こうして出
力ポインタOP２は、信号BOP２が出力されるご
とに更新されることになる。また、信号BOP２
によりデコーダ１１３が起動される。このデコー
ダ１１３はそのときの出力ポインタの値に応じ
て、オアゲート１０７〜１０９の一つに信号１を
送る。このときデコーダ１００にはデコード成功
信号DSが入力されていないかあるいは信号DSが
入力されていてもそのときの入力ポインタの値は
出力ポインタOP２の値と異なるので、出力ポイ
ンタOP２に対応するフリツプフロツプ１０１又
は１０２又は１０３のデータ端子には、デコーダ
１００から信号１が入力されることはない。した
がつて、出力ポインタOP２に対応してフリツプ
フロツプ１０１〜１０３の一つがリセツトされる
ことになる。

すでに述べたように、仮定では、Ｌ(1)命令のＤ
ステージのためのデコード成功信号DSはタイミ
ングＣ０，Ｔ１で、出力され、このときの入力ポ
インタIPは０であるが、フリツプフロツプ１０
１がタイミングＣ１，Ｔ０でセツトされ、フリツ
プフロツプ５３８，５４６，１２０がこれより順
に１サイクルずつ遅れたタイミングＣ２，Ｃ３，
Ｃ４、の各Ｔ０でセツトされる。このときフリツ
プフロツプ１５３，１５４より出力される出力ポ
インタOP２は仮定により、L2ステージを実行す
べきＬ(1)命令に対するものでなければならず、値
０を示す。したがつて、セレクタ１２９の出力は
タイミングＣ４，Ｔ０では１であり、このときＬ
(1)命令の前の命令Ｘに対する第2Eユニツトでの
演算が終了していると仮定しているので、信号
EOP２は１である。したがつて、信号BOP２も
１となる。こうして第2Eユニツト２０Ｂに対し
てＬ(1)命令の実行に必要なデータがセツトされ
る。こうして、Ｌ(1)命令のL2ステージがサイク
ルＣ４に行なわれる。また、この信号BOP２に
よりインクリメンタ１４８が起動され、そのとき
の出力ポインタOP２をカウントアツプした値１
を出力する。この値はフリツプフロツプ１４９，
１５０にタイミングＣ４，Ｔ１で取り込まれ、さ
らに、フリツプフロツプ１５３，１５４にタイミ
ングＣ５，Ｔ０で取り込まれる。したがつて、出
力ポインタOP２はサイクルＣ５では、次のＬ(2)
命令のための値１に更新される。

なお、信号BOP２によりデコーダ１１３がタ
イミングＣ４，Ｔ０で起動され、そのときの出力
ポインタOP２の値０に対するORゲート１０７お
よびフリツプフロツプ５３８，５４６，１２０の
リセツト入力端子Ｒに１信号を出力する。この結
果、フリツプフロツプ１０１，５３８，５４６，
１２０がタイミングＣ５，Ｔ０でリセツトされ
る。

全く同じようにＬ(2)，Ａ命令のL2ステージが
行なわれ、それぞれサイクルＣ５，Ｃ６はこの命
令のための信号BOP２が出力される。

この間、出力ポインタOP２はタイミングＣ５，
Ｔ０で１になり、次にタイミングＣ６，Ｔ０で２
にさらに、Ｃ７，Ｔ０で０に更新される。

ただし、次のＬ(3)命令はＡ命令に対してアドレ
スコンフリクトがあるため、この命令のためのデ
コード成功信号DSがタイミングＣ８，Ｔ１で出
力されるので、Ｌ命令のL2ステージはサイクル
Ｃ１２まで延期される。したがつて、出力ポイン
タOP２はタイミングＣ７，Ｔ０での値０をそれ
ぞれ保持しつづけている。

タイミングＣ８，Ｔ１でＬ(3)命令のためのデコ
ード成功信号DSが出力されると、タイミングＣ
９，Ｔ０でフリツプフロツプ１０１がセツトされ
る。その後Ｌ(1)，Ｌ(2)，Ａ命令の場合と全く同様
にタイミングＣ１２，Ｔ０でＬ(3)命令のための演
算開始信号BOP２が出力される。

（E2ステージの動作）第2Eユニツト２０Ｂでは第７図に示すように
レジスタ２９８〜３０５にそれぞれ、第２演算表
示信号SUBCC、条件コード変更表示信号
CHGCC演算開始信号BOP２、レジスタ変更信号
SUBGR、書込みレジスタ番号R_W、オペレーシ
ヨンコードOP CODE、レジスタオペランド
RDATA2、メモリオペランドMDATA2が信号
BOP２に応答してL2ステージの動作によりセツ
トされている。第２演算回路３０７は信号BOP
２で起動され、レジスタ３０３にセツトされた
OP CODEにより指定される演算を行ない、演算
結果WDATA2をレジスタ３１０に送出する。ま
た、OP CODEが条件コードを変更する演算を指
示しているときには、条件コードCC２を演算結
果WDATA2と演算の種類に依存して算出して出
力する。また演算の最終サイクルで線４８Ｂに演
算終了信号EOP２を出力するようになつている。
この信号は、次にBOP２信号が入力されるまで
毎サイクル出力される。また、入力されたOP
CODEで指定される演算をこの第２演算回路３０
７が実行できないときでも、この回路３０７はこ
の信号EOP２を次に信号BOP２が入力されるま
で毎サイクル出力する。したがつて、現在、仮定
では、第２演算回路３０７は１マシンサイクルの
演算しか実行しないと仮定しているので、信号
EOP２は毎サイクル出力されることになる。ま
た、レジスタ３１０に演算結果WDATA2がタイ
ミングＴ０でセツトされ、レジスタ３０２にセツ
トされている書込みレジスタ番号R_Wがレジスタ
３０９にタイミングＴ０でセツトされ、同様にレ
ジスタ３００，３０１にそれぞれセツトされた信
号BOP２とSUBGRとが論理積ゲートを介してタ
イミングＴ０でレジスタ３０８にセツトされる。
レジスタ３０８の出力はその値が１のときに第２
汎用レジスタ１８Ｂに結果WDATA2を書込むべ
きことを示す書込信号WC２である。

レジスタ２９８の出力VALIDは条件コードCC
２が有効であることを示す信号であり、第２演算
表示信号SUBCCが１である命令のL2ステージが
実行されたときに１となる。すなわち、L2ステ
ージが実行された命令の演算が第2Eユニツト２
０Ｂで実行可能であり、かつ、条件コードを変更
する命令のときに信号VALIDが１となり、それ
以外の命令のときには０となる。

また、レジスタ２９９の出力とレジスタ３００
の出力の論理積がアンドゲートから出力される。
この論理積SET２は、条件コードを変更する命
令のＥステージで１となり、それ以外の命令では
０となる。この信号SET２は、条件コードCC２
と有効表示信号VALIDを条件コードレジスタ３
４Ｂ（第１Ｂ図）にセツトするのに用いられる。

Ｌ(1)，Ｌ(2)，Ａ命令に対しては各々サイクルＣ
５，Ｃ６，Ｃ７で演算が行なわれ、結果データ
WDATA2、書込レジスタ番号R_W、書込み信号
WC２がそれぞれタイミングＣ６，Ｃ７，Ｃ８の
Ｔ０で線５０Ｂに出力されることになる。Ｌ(3)命
令についてもサイクルＣ１３で演算が同じように
行なわれる。

またＡ命令においては、条件コードCC２とそ
のセツト信号SET２、有効信号VALIDがタイミ
ングＣ７，Ｔ０にて線７０Ｂに出力される。

（P2ステージの詳細） E2ステージでこのように求められた結果デー
タWDATA2は線５０Ｂを介して第２汎用レジス
タ１８Ｂに送られ、書込み信号WC２が１のとき
に番号R_Wで示されるレジスタに書込まれる。

また、セツト信号SET２が１のときには、条
件コードレジスタ３４Ｂ（第１Ｂ図）に条件コー
ドCC２と有効表示信号VALIDがセツトされる。
セツト信号SET２が０のときには、レジスタ３
４Ｂの内容はかわらない。したがつて、E2ステ
ージを実行される命令が条件コードをかえる命令
のときには、レジスタ３４Ｂの内容が書きかえら
れる。したがつて、この命令が第2Eユニツトで
実行可能なときには、レジスタ３４Ｂの新しい内
容は、値１をもつVALID信号と第2Eユニツト２
０Ｂで新たに求められた条件コードCC２である。
しかし、この命令が第2Eユニツト２０Ｂで実行
できない命令のときには、レジスタ３４Ｂの新し
い内容は値０をもつVALID信号と、第2Eユニツ
ト２０Ｂから線７０Ｂに出力されている無意味な
データである。一方、E2ステージが実行された
命令が条件コードをかえない命令のときには、レ
ジスタ３４Ｂの内容は書きかえられない。

Ｌ(1)，Ｌ(2)，Ａ命令については、それぞれタイ
ミングＣ７，Ｃ８，Ｃ９のＴ０にて演算結果が第
２汎用レジスタに書き込まれ、またＬ(3)命令につ
いてはタイミングＣ１５，Ｔ０にて書き込まれ
る。また、Ａ命令については、タイミングＣ８，
Ｔ０にて条件コードと値１を持つVALID信号が
レジスタ３４Ｂにセツトされる。

本実施例においては従つて、Ａ命令の結果はＣ
９，Ｔ０にて第２汎用レジスタに書き込まれるた
め、この時点でこの結果をアドレス計算で用いる
必要のあるＬ(3)命令とのアドレスコンフリクトが
解消し、後述するようにアドレスコンフリクト検
出回路３２の出力ACONFが０となり、第1Iユニ
ツト２０Ａは次のＬ(3)命令のＤステージを開始で
きる。従つて後続のＬ(3)命令のＤステージはＣ８
にて開始することができ、上記先願に比較して４
ステージ（先願における２サイクル）早めること
ができる。

この４サイクルの短縮の内訳けは、Ｄステージ
の開始後第２汎用レジスタに書き込みが終了する
までのサイクル数の短縮分２サイクルと、第2E
ユニツトが第1Eユニツトに比べＬ(1)，Ｌ(2)命令
を半分のピツチで演算を行えるため、１命令毎に
１サイクルずつ計２サイクル早期に第2Eユニツ
トでの演算が開始できたことによる短縮分２サイ
クルである。

ここで、第2Eユニツトが上記先願に比べ、実
際に半分のピツチで演算を行える上で、命令のデ
コードそのものが先願に比べ半分のピツチで行わ
れる必要があること、そして本実施例においてそ
のように構成していることは言うまでもない。

（アドレスコンフリクト検出動作）アドレスコンフリクト検出回路３２の構成は、
第８図に示すように上記先願におけると同様でよ
く、ここでは概略のみ説明する。

フリツプフロツプ２００〜２０２は、命令キユ
ーレジスタ１４の＃０〜＃２の各レジスタに対応
し、その中に入つている命令が汎用レジスタを変
更する命令であり、しかも未だ変更を終えていな
い状態であることを示す。レジスタ２１８〜２２
０は、命令キユーレジスタ１４の＃０〜＃２の各
レジスタに対応し、その中に汎用レジスタを変更
する命令が入つている場合、その書き込みレジス
タ番号R_Wを保持する。比較器２２４は、命令レ
ジスタに保持されている命令のインデツクスレジ
スタ及びベースレジスタ番号R_X，R_Bと、命令キ
ユーレジスタ内の汎用レジスタの変更の終つてい
ない命令の書き込みレジスタ番号とを比較し、比
較結果をオアゲート２３５に出力する。

セレクタ２５６は、フリツプフロツプ２００〜
２０２の値のうち、第1Eユニツトでの演算が開
始したものを選択し、フリツプフロツプ２５８に
出力する。

またセレクタ２２７は、レジスタ２１８〜２２
０に格納されている書き込みレジスタ番号のう
ち、第1Eユニツトでの演算が開始したものを選
択し、レジスタ２２８に出力する。比較器２３０
は、命令レジスタに保持されている命令のR_X，
R_Bと、第1Eユニツトでの演算中の、汎用レジス
タの変更の終つていない命令の書き込みレジスタ
番号とを比較し、比較結果をオアゲート２３５に
出力する。オアゲート２３５は線５８にアドレス
コンフリクトの発生を示すACONF信号を出力す
る。

フリツプフロツプ２００〜２０２及びレジスタ
２１８〜２２０へのセツトは、それぞれセツト回
路２５０，２２５によつてDS信号の立つた時に、
IP信号で示される番号のものに対してなされる。
フリツプフロツプ２００〜２０２のリセツトは、
第2Eユニツトの演算結果の第２汎用レジスタへ
の書き込み信号WC２Ｇが立つた時にリセツト回
路２５４によつて、また第2Eユニツトでは演算
の行われない命令については第1Eユニツトでの
演算が開始した時にリセツト回路２５２によつて
行われる。

レジスタ２３７，５４２は、OP１の遅延信号
を作成する。レジスタ２３６，５４３はBOP１
の遅延信号を作成する。

第９Ｃ図に、フリツプフロツプ２００〜２０
２，２５８、レジスタ２１８〜２２０，２２８、
比較器２２４，２３０、ACONF信号５８のタイ
ムチヤートを示す。

〔動作の詳細〕条件コードコンフリクトがある場合、この場合
の装置とその動作説明のために以下では、Ｌ(1)，
Ａ，BCがこの順に実行され、Ｌ(2)命令が実行さ
れるものとする。また、これらの命令間およびこ
れらに先行する命令とこれらの命令の間でアドレ
スコンフリクトがないと仮定する。

（BC命令の処理）このときの動作のタイムチヤートは第１１Ａ〜
１１Ｂ図に示される。ただし、この図では、条件
コードコンフリクトの動作の理解に必要な信号の
みを示してある。

Ｌ(1)，Ａ命令は先に述べたのと全く同じように
実行され、BC命令のＤステージがサイクルＣ２
で実行されると仮定する。

BC命令のＤ，D′ステージにおいては、Ｌ(1)，
Ａ命令と同様に加算器２４でアドレスが算出され
るが、このアドレスは分岐先の命令のアドレスで
ある。BC命令の命令デコーダ１２による解読情
報は、他の命令と同じようにデコーダ成功信号
DS（これはタイミングＣ２，Ｔ１で出力される）
に応答して命令キユーレジスタ１４に格納され
る。また、命令デコーダ１２の出力の内、分岐命
令表示信号BC及びマスク信号MASKが線４２を
介して条件コードコンフリクト検出回路３６に送
られる。回路３６は、後述するように条件コード
コンフリクト信号CCONFをタイミングＣ３，Ｔ
０で１にする。第1Iユニツト２２Ａはこの信号に
応答して、後続の命令に対するデコード成功信号
DSの発生を抑止する。こうしてBC命令のＤ，
D′ステージが終了する。BC命令のＡ，A′ステー
ジにおいては上述の命令アドレスに基づきメイン
メモリ２６からタイミングＣ５，Ｔ０で読出され
たＬ(2)命令がフエツチ回路（図示せず）の制御に
より命令バツフア６Ａ，６Ｂの内のターゲツトス
トリーム側にタイミングＣ６，Ｔ０に格納され
る。フエツチ回路はさらに引続き、このＬ(2)命令
につづく命令列を順次メインメモリ２６から読出
し、ターゲツトストリーム側の命令バツフア６Ａ
又は６Ｂに順次格納する。

サイクルＣ６においては、Ａ命令の第2Eユニ
ツト２０Ｂでの演算が終了するため、信号EOP
２がこのサイクルにおいて出力される。したがつ
て、第2Iユニツト２２Ｂより信号BOP２がこの
サイクルＣ６で出力される。このため、BC命令
のL2ステージがサイクルＣ６において可能とな
る。

BC命令のL2ステージにおいては、セレクタ１
６Ｂにより選択された、BC命令の解読情報が第
2Eユニツト２０Ｂにセツトされる。BC命令が必
要とする演算は、この解読情報に基づく分岐成功
の判定である。しかし、他の命令と異なり、本実
施例ではこの判定が条件コードコンフリクト検出
回路３６によりなされる。したがつて、セレクタ
１６Ｂの出力は線４４Ｂを介して、この検出回路
３６に送られ、そこにセツトされる。なお、セレ
クタ１６Ｂの出力は他の命令と同じく、第2Eユ
ニツト２０Ｂにも送られる。

また、L2ステージではセレクタ３０ＢがBC命
令に関するデータを選択するように制御される。
L2ステージの次のステージでは、上述のごとく、
分岐成功判定が回路３６で行われ、第2Eユニツ
ト２０Ｂは実質的に動作しないで、演算終了信号
EOP２をサイクルＣ７から出力するのみである。
しかし、他の命令と同じくこのステージをE2ユ
ニツトステージと呼ぶことにする。

このE2ステージにおいては、条件コードコン
フリクト検出回路３６がレジスタ３４Ｂの出力に
基づく分岐成功判定が可能かどうかを検出する。
この分岐判定がE2ステージで可能となるのは、
BC命令の前の命令が条件コードを変更する命令
でかつ第2Eユニツト２０Ｂで実行できる命令で
ある。したがつて、レジスタ３４Ｂ内の信号
VALIDが１のときである。分岐判定が可能なと
きには、判定の終了時に、コンフリクト信号
CCONFを０にする。また、判定の結果、分岐が
成功のときには分岐成功信号BCTKNを線７４に
出力する。一方、分岐判定不可能のときには、信
号CCONFは変化しないし、信号BCTKNは出力
されない。

今の場合、先行するＡ命令は第2Eユニツト２
０Ｂで実行可能で、かつ、条件コードを変更する
命令であるので、第2Eユニツト２０Ｂから、Ａ
命令のE2ステージの終了後には、レジスタ３４
Ｂ内の信号VALIDは値１を有する。したがつて、
回路３６は分岐判定可能なものとして、レジスタ
３４Ｂから入力される条件コードCC２と、命令
デコーダ１２からすでに入力されているマスク信
号MASKにより分岐判定を行う。この結果、分
岐成功と判定されたと仮定すると、信号BCTKN
が１となる。これによりフリツプフロツプ９が
（第１Ａ図）が反転される。また、条件コードコ
ンフリクト信号CCONFはタイミングＣ９，Ｔ０
でゼロになる。こうして、BC命令のE2ステージ
が終了する。

次のステージ（これをP2ステージと呼ぶ）で
は次の動作が行なわれる。すなわち、フリツプフ
ロツプ９の反転に伴ない、読出し回路８（第１Ａ
図）は分岐先のＬ(2)命令をタイミングＣ８，Ｔ０
で命令レジスタ１０にセツトする。また、信号
CCONFが０であり、また、仮定によりアドレス
コンフリクトがないと仮定しているので、第1Iユ
ニツト２２Ａは次の命令に対するデコード成功信
号DSをタイミングＣ８，Ｔ１で出力する。こう
して、分岐成功の場合、分岐先のＬ(2)命令のＤス
テージがサイクルＣ８で実行可能となる。なお、
読出し回路８はBC命令のＤステージの開始後、
分岐不成功時に実行すべき命令を命令レジスタ１
０にあらかじめセツトする。したがつて、分岐判
定の結果、分岐不成功のときには、信号DSに応
答して、分岐不成功側の命令が実行される。

一方、上記先願においては、Ａ命令の第2Eユ
ニツトの演算はＣ８，Ｃ９サイクルにて行われ、
分岐判定はＣ１０サイクルに行われ、従つて、分
岐先命令Ｌ(2)のＤステージはＣ１２から開始され
る。

ゆえに本発明によればＬ(2)のＤステージは上記
従来例に比較して４サイクル早めることができ
る。この４サイクルの短縮の内訳けは、Ｄステー
ジの開始後、第2Eユニツトによつて条件コード
が得られるまでのサイクル数の短縮分２サイクル
と、第2Eユニツトが第1Eユニツトに比べＬ(1)命
令を半分のピツチで演算を行えるため、Ａ命令の
第2Eユニツトでの演算が１サイクル早期に開始
できることによる短縮分１サイクルと、条件コー
ドが得られてから分岐判定及び命令レジスタへの
分岐先命令切り出しを行うまでのサイクル数の短
縮による１サイクルである。

（条件コードコンフリクト検出回路とその動作）条件コードコンフリクト検出回路３６の構成は
第１０図に示すように、上記従来例におけるとほ
ぼ同様でよく、ここでは概略のみ説明する。

フリツプフロツプ４０６は、条件コードコンフ
リクトの発生を示すCCONF信号を線７２に出力
する。４０６はBC命令についてDS信号が立つた
時にセツトされ、分岐判定回路４１７からの分岐
判定終了信号ENDに応答して、制御回路４０４
によりセツトされる。

アンドゲート４０９はBC命令の第1Eユニツト
での演算開始条件をフリツプフロツプ４１３に入
力する。４１３はこれを、CC１を用いて分岐判
定を行う場合の判定指令信号Ｊ１として、分岐判
定回路４１７に出力する。

アンドゲート４１０はBC命令の第2Eユニツト
での演算開始条件をフリツプフロツプ４１４に入
力する。４１４はこれを、CC２を用いて分岐判
定を行う場合の判定指令信号Ｊ２として、分岐判
定回路４１７に出力する。

レジスタ４０３は、BC命令のマスク値MASK
を格納し、分岐判定回路４１７に出力する。

分岐判定回路４１７は、分岐判定終了を意味す
るEND信号と、分岐成功を示すBCTKN信号と
を出力する。

CCONF，Ｊ１，Ｊ２，END，BCTKN及びそ
れらに関連する信号のタイムチヤートを第１１Ｂ
図に示す。

〔発明の効果〕

本発明によれば、システムプログラムのように
Load，Add等の演算ステージの短い命令が大半
を占めるプログラムにおいても第2Eユニツトに
よつて第1Eユニツトに比較して早期に演算結果
を求めることができるため、アドレスコンフリク
ト、BC命令の高速化が実現できる。最近の大型
汎用計算機においては、システムプログラムを実
行した場合の、１命令当りの平均処理時間のう
ち、アドレスコンフリクト及びBC命令の分岐判
定によるものはそれぞれ10％程度と考えられる
が、本発明はこれらを大幅に削減する効果があ
り、大型汎用計算機の高速化に有効と考えられ
る。

【図面の簡単な説明】

第１Ａ，１Ｂ図は本発明による実施例の異なる
部分のブロツク回路図、第２図は、デイジタルコ
ンピユータを構成するための第１Ａ図、第１Ｂ図
の配置を示す。第３Ａ，３Ｂ図はそれぞれ本発明
による実施例で用いる一つの命令フオーマツトの
例を示す。第４図は上記実施例で用いる第１の命
令制御ユニツトの概略回路構成図である。第５図
は上記実施例で用いる第１の演算実行ユニツトの
概略構成図である。第６図は上記実施例で用いる
第２の命令制御ユニツトの概略構成図である。第
７図は上記実施例で用いる第２の演算実行ユニツ
トの概略構成図である。第８図は上記実施例で用
いるアドレスコンフリクト検出回路の概略構成図
である。第９Ａから９Ｃ図は、上記実施例のアド
レスコンフリクトがある場合のタイムチヤートで
ある。第９Ｄ，９Ｅ図は先願と本実施例における
命令処理ステージをそれぞれ示す。第１０図は上
記実施例で用いる条件コードコンフリクト検出回
路の概略構成図を示す。第１１Ａと１１Ｂ図は、
上記実施例の、条件コードコンフリクトがある場
合のタイムチヤートである。

Claims

【特許請求の範囲】１実行すべき命令の各々を複数のステージに分
けてパイプラインモードで実行するデータ処理装
置であつて、複数の演算を、最短では第１の時間間隔にて実
行可能な第１の演算装置と、該複数の演算の内、実行時間が比較的短い一部
の演算を該第１の時間間隔より小さい第２の時間
間隔にて実行可能な第２の演算装置と、先に解読された命令の演算の実行に並行して後
続の命令を解読するように、実行すべき複数の命
令を時系列に解読する手段と、該解読手段により解読され、演算の実行を待つ
複数の命令を一時的に保持する手段と、該保持手段に保持された複数の命令のそれぞれ
が要求する演算の実行を、最短では該第１の時間
間隔にて該第１の演算装置に順次指示する第１の
命令実行制御手段であつて、該第１の演算装置に
おいて実行中の演算の終了に同期して、かつ、該
第２の演算装置による演算の終了に非同期に、該
保持手段に保持された次の命令の演算の実行を指
示する手段を有するものと、該保持手段により保持された複数の命令の内、
該第２の演算装置で実行可能な演算を要求する一
部の複数の命令を選択し、それぞれの命令が要求
する演算の実行を該第２の演算装置に、最短では
該第２の時間間隔にて順次指示する、該第１の命
令実行制御手段と並行して動作する第２の命令実
行制御手段であつて、該第２の演算装置において
実行中の演算の終了に同期して、かつ、該第１の
演算装置による演算の終了に非同期に、該保持手
段に保持された命令の中の、該第２の演算装置で
実行可能な演算を要求する次の命令の演算の実行
を指示する手段を有するものとを有するデータ処
理装置。２該実行すべき複数の命令のうち、演算ステー
ジでメモリオペランドを使用する複数の命令が該
解読手段で解読されたことに応答して、それぞれ
の命令が使用するメモリオペランドを最短では第
２の時間間隔にて生成する手段をさらに有し、該第１の命令実行制御手段は、該第１の演算装
置で次に演算を実行すべき命令の実行を指示する
ときに、その命令に対して該生成手段で生成され
たメモリオペランドまたはその命令が指定するレ
ジスタオペランドを、その第１の演算装置に供給
し、該第２の命令実行制御手段は、該第２の演算装
置で次に演算を実行すべき命令の実行を指示する
ときに、その命令に対して該生成手段で生成され
たメモリオペランドまたはその命令が指定するレ
ジスタオペランドを、その第２の演算装置に供給
する請求項１記載のデータ処理装置。３第１の時間間隔が第２の時間間隔の倍数であ
る請求項１または２記載のデータ処理装置。４第１の時間間隔が２マシンサイクルであり、
第２の時間間隔が１マシンサイクルである請求項
３記載のデータ処理装置。５実行すべき命令の各々を複数のステージに分
けてパイプラインモードで実行するデータ処理装
置であつて、複数の演算を、最短では第１の時間間隔にて実
行可能な第１の演算装置と、該複数の演算の内、実行時間が比較的短い一部
の演算を該第１の時間間隔より小さい第２の時間
間隔にて実行可能な第２の演算装置と、先に解読された命令の演算の実行に並行して後
続の命令を解読するように、実行すべき複数の命
令を時系列に解読する手段と、該解読手段により解読され、演算の実行を待つ
複数の命令を一時的に保持する手段と、該保持手段により保持された複数の命令のそれ
ぞれが要求する演算の実行を、最短では該第１の
時間間隔にて該第１の演算装置に順次指示する第
１の命令実行制御手段であつて、該第１の演算装
置において実行中の演算の終了に同期して、か
つ、該第２の演算装置による演算の終了に非同期
に、該保持手段に保持された次の命令の演算の実
行を指示する手段を有するものと、該保持手段により保持された複数の命令の内、
該第２の演算装置で実行可能な演算を要求する一
部の複数の命令が要求する該一部の演算の実行
を、最短では該第２の時間間隔にて該第２の演算
装置に順次指示する第２の命令実行制御手段であ
つて、該第２の演算装置において実行中の演算の
終了に同期して、かつ、該第１の演算装置による
演算の終了に非同期に、該保持手段に保持された
命令の中の、該第２の演算装置で実行可能な演算
を要求する次の命令の演算の実行を指示する手段
を有するものと、該解読手段により解読された複数の命令が演算
ステージでメモリオペランドを使用する命令のと
き、それぞれの命令が要求するメモリオペランド
のアドレスを計算し、それらのメモリオペランド
を最短では第２の時間間隔にて読み出す手段と、該解読された命令のいずれかが、その演算に用
いるメモリオペランドのアドレス生成に、該第１
の演算装置または該第２の演算装置で実行中もし
くは実行待ちの先行命令の演算結果を必要とする
か否かを判別し、その演算結果を必要とするとき
には、その演算結果が該第１の演算装置または該
第２の演算装置により利用可能になるまで、その
命令に対して、該読み出し手段によりメモリオペ
ランドのアドレスを生成するのを禁止する手段と
を有するデータ処理装置。６第１の時間間隔が第２の時間間隔の倍数であ
る請求項５記載のデータ処理装置。７第１の時間間隔が２マシンサイクルであり、
第２の時間間隔が１マシンサイクルである請求項
６記載のデータ処理装置。８実行すべき命令の各々を複数のステージに分
けてパイプラインモードで実行するデータ処理装
置であつて、複数の演算を最短では第１の時間間隔にて実行
可能な第１の演算装置と、該複数の演算の内、実行時間が比較的短い一部
の演算を該第２の時間間隔より小さい第２の時間
間隔にて実行可能な第２の演算装置と、先に解読された命令の演算の実行に並行して後
続の命令を解読するように、実行すべき複数の命
令を時系列に解読する手段と、該解読手段により解読され、演算の実行を待つ
複数の命令を一時的に保持する手段と、該保持手段により保持された複数の命令のそれ
ぞれが要求する演算の実行を、最短では該第１の
時間間隔にて該第１の演算装置に順次指示する第
１の命令実行制御手段であつて、該第１の演算装
置において実行中の演算の終了に同期して、か
つ、該第２の演算装置による演算の終了に非同期
に、該保持手段に保持された次の命令の演算の実
行を指示する手段を有するものと、該保持手段により保持された複数の命令の内、
該第２の演算装置で実行可能な演算を要求する一
部の複数の命令が要求する該一部の演算の実行
を、最短では該第２の時間間隔にて該第２の演算
装置に順次指示する第２の命令実行制御手段であ
つて、該第２の演算装置において実行中の演算の
終了に同期して、かつ、該第１の演算装置による
演算の終了に非同期に、該保持手段に保持された
命令の中の、該第２の演算装置で実行可能な演算
を要求する次の命令の演算の実行を指示する手段
を有するものと、該解読手段で解読された命令が、条件つき分岐
命令のとき、分岐成功か否かを該データ処理装置
に保持された、分岐判定のための条件コードの値
に基づいて判別する手段と、その分岐命令の分岐が成功したと判断された場
合に、分岐先命令のアドレスを算出し、その分岐
先命令を読み出す手段と、その条件コードが、該第１の演算装置もしくは
該第２の演算装置のいずれかで実行中もしくは実
行待ちの先行命令の演算により書き換えられるか
否かを判別し、その判別の結果、その条件コード
がいずれかの先行命令の演算により書き換えられ
ると判別された場合、そのいずれかの先行命令の
その演算により書き換えられた条件コードが利用
可能になるまで、その分岐命令に対して該読み出
し手段がその分岐先命令のアドレスを生成するの
を禁止する手段とを有するデータ処理装置。９該実行すべき複数の命令のうち、演算ステー
ジでメモリオペランドを使用する複数の命令が該
解読手段で解読されたことに応答して、それぞれ
の命令が使用するメモリオペランドを最短では第
２の時間間隔にて生成する手段をさらに有し、該第１の命令実行制御手段は、該第１の演算装
置で次に演算を実行すべき命令の実行を指示する
ときに、その命令に対して該生成手段で生成され
たメモリオペランドまたはその命令が指定するレ
ジスタオペランドを、その第１の演算装置に供給
し、該第２の命令実行制御手段は、該第２の演算装
置で次に演算を実行すべき命令の実行を指示する
ときに、その命令に対して該生成手段で生成され
たメモリオペランドまたはその命令が指定するレ
ジスタオペランドを、その第２の演算装置に供給
する請求項８記載のデータ処理装置。１０第１の時間間隔が第２の時間間隔の倍数で
ある請求項８または９記載のデータ処理装置。１１第１の時間間隔が２マシンサイクルであ
り、第２の時間間隔が１マシンサイクルである請
求項１０記載のデータ処理装置。