JPH0546477A - キヤツシユメモリ制御方法 - Google Patents
キヤツシユメモリ制御方法Info
- Publication number
- JPH0546477A JPH0546477A JP3207654A JP20765491A JPH0546477A JP H0546477 A JPH0546477 A JP H0546477A JP 3207654 A JP3207654 A JP 3207654A JP 20765491 A JP20765491 A JP 20765491A JP H0546477 A JPH0546477 A JP H0546477A
- Authority
- JP
- Japan
- Prior art keywords
- register
- address
- value
- flag
- array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 15
- 238000012545 processing Methods 0.000 abstract description 7
- 230000005764 inhibitory process Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000001629 suppression Effects 0.000 description 2
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【構成】アドレスアレイ１４を索引するアドレスと同じ
ビット幅を持つ第一のレジスタ１７と第二のレジスタ１
８と、アドレスアレイを索引するアドレス値と第一第二
のレジスタを比較する比較回路２０と、第一第二のレジ
スタに任意の値を格納する手段と、第一第二のレジスタ
の値がそれぞれ有効であることを示す第一のフラグ２５
と第二のフラグ２６を有する。第一第二のフラグが有効
なときに、アドレス値の値が第一のレジスタの値もしく
は第二のレジスタの値に等しいか、または第一のレジス
タの値と第二のレジスタの値の間の値をとるとき、ミス
ヒットしたとしてもキャッシュメモリの内容を更新しな
い。 【効果】現在実行中の処理のなかで、アドレスの大きく
離れた空間のデータが一度のみ必要になった時や、アド
レスの大きく離れた空間と交互にアクセスが必要となっ
たときなどに、毎回キャッシュメモリの内容が更新され
てしまうのを防ぎ性能の向上につながる。
ビット幅を持つ第一のレジスタ１７と第二のレジスタ１
８と、アドレスアレイを索引するアドレス値と第一第二
のレジスタを比較する比較回路２０と、第一第二のレジ
スタに任意の値を格納する手段と、第一第二のレジスタ
の値がそれぞれ有効であることを示す第一のフラグ２５
と第二のフラグ２６を有する。第一第二のフラグが有効
なときに、アドレス値の値が第一のレジスタの値もしく
は第二のレジスタの値に等しいか、または第一のレジス
タの値と第二のレジスタの値の間の値をとるとき、ミス
ヒットしたとしてもキャッシュメモリの内容を更新しな
い。 【効果】現在実行中の処理のなかで、アドレスの大きく
離れた空間のデータが一度のみ必要になった時や、アド
レスの大きく離れた空間と交互にアクセスが必要となっ
たときなどに、毎回キャッシュメモリの内容が更新され
てしまうのを防ぎ性能の向上につながる。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュメモリ制御方
法に関する。
法に関する。
【０００２】
【従来の技術】従来のキャッシュメモリはミスヒットし
た場合、キャッシュメモリを有する処理装置は外部に存
在する記憶装置より、必要とするデータを含むある一定
のサイズのデータを読みだし、処理に使用するとともに
キャッシュメモリの該当するエリアの内容を更新する。
た場合、キャッシュメモリを有する処理装置は外部に存
在する記憶装置より、必要とするデータを含むある一定
のサイズのデータを読みだし、処理に使用するとともに
キャッシュメモリの該当するエリアの内容を更新する。
【０００３】
【発明が解決しようとする課題】上述した従来の制御方
法では、現在実行中の処理のなかで、アドレスの大きく
離れた空間のデータが一度のみ必要になった時や、アド
レスの大きく離れた空間と交互にアクセスが必要となっ
たときなどに、毎回キャッシュメモリの内容が更新され
てしまい性能が低下する。
法では、現在実行中の処理のなかで、アドレスの大きく
離れた空間のデータが一度のみ必要になった時や、アド
レスの大きく離れた空間と交互にアクセスが必要となっ
たときなどに、毎回キャッシュメモリの内容が更新され
てしまい性能が低下する。
【０００４】
【課題を解決するための手段】本発明のキャッシュメモ
リ制御方法は、キャッシュメモリにおいて、アドレスア
レイを索引するアドレスと同じビット幅を持つ第一のレ
ジスタと第二のレジスタと、前記アドレスアレイを索引
するアドレス値と前記第一第二のレジスタを比較する比
較回路と、前記第一第二のレジスタに任意の値を格納す
る手段と、前記第一第二のレジスタの値がそれぞれ有効
であることを示す第一のフラグと第二のフラグを有し、
前記第一第二のフラグが有効なときに、前記アドレス値
の値が前記第一のレジスタの値もしくは前記第二のレジ
スタの値に等しいか、または前記第一のレジスタの値と
前記第二のレジスタの値の間の値をとるとき、ミスヒッ
トしたとしてもキャッシュメモリの内容を更新しない。
リ制御方法は、キャッシュメモリにおいて、アドレスア
レイを索引するアドレスと同じビット幅を持つ第一のレ
ジスタと第二のレジスタと、前記アドレスアレイを索引
するアドレス値と前記第一第二のレジスタを比較する比
較回路と、前記第一第二のレジスタに任意の値を格納す
る手段と、前記第一第二のレジスタの値がそれぞれ有効
であることを示す第一のフラグと第二のフラグを有し、
前記第一第二のフラグが有効なときに、前記アドレス値
の値が前記第一のレジスタの値もしくは前記第二のレジ
スタの値に等しいか、または前記第一のレジスタの値と
前記第二のレジスタの値の間の値をとるとき、ミスヒッ
トしたとしてもキャッシュメモリの内容を更新しない。
【０００５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。本実施例の説明では、ある信号値が”１”
の値をとるときに意味を持ち、有効であるという言い方
をする。
て説明する。本実施例の説明では、ある信号値が”１”
の値をとるときに意味を持ち、有効であるという言い方
をする。
【０００６】図１は本発明のキャッシュメモリ制御方法
の一実施例を示すブロック図である。
の一実施例を示すブロック図である。
【０００７】図１を参照すると、処理装置１０の内部に
は次のものが存在する。処理装置１０に処理実行部１１
がある。処理実行部１１内には、メモリアクセスにおけ
るコマンドレジスタ１２、アドレスレジスタ１３が存在
する。アドレスレジスタ１３は２４ビットあり、上位１
０ビットと下位１４ビットに分割し、それぞれ上位部、
下位部という言い方をする。さらに下位部１４ビットの
内の上位１０ビットを下位部１と呼ぶことにする。アド
レスアレイ１４とアドレスアレイ１４に対応したデータ
を格納するデータアレイ１５がある。本例で呼ぶキャッ
シュメモリとはアドレスアレイ１４とデータアレイ１５
を合わせたものである。アドレスレジスタ１３の下位部
１によりアドレスアレイ１４を検索する。下位部１の１
０ビットに対応し、アドレスアレイ１４は１０２４ワー
ドの大きさをもつ。アドレスアレイ１４にはデータアレ
イ１５に格納されているデータのアドレスの上位１０ビ
ットが下位部１の値で指し示される位置に格納されてい
る。下位部１の値でアドレスされたアドレスアレイ１４
の出力がアドレスレジスタ１３の上位部と一致回路１６
により比較される。データアレイ１５は１０２４ブロッ
クの大きさを持つ。本例における１ブロックは１６バイ
トの大きさである。格納されるデータ幅はアドレスレジ
スタ１３の下位部から下位部１を引いたアドレス４ビッ
ト分に対応する１６バイトとなる。アドレスレジスタ１
３の下位部１はアドレスアレイ１４とともにデータアレ
イ１５もアドレスする。一致回路１６によりアドレスア
レイ１４の出力とアドレスレジスタ１３の上位部の一致
が検出されると、この時のデータアレイ１５の出力がア
ドレスレジスタ１３で指し示されるアドレスのデータと
なる。
は次のものが存在する。処理装置１０に処理実行部１１
がある。処理実行部１１内には、メモリアクセスにおけ
るコマンドレジスタ１２、アドレスレジスタ１３が存在
する。アドレスレジスタ１３は２４ビットあり、上位１
０ビットと下位１４ビットに分割し、それぞれ上位部、
下位部という言い方をする。さらに下位部１４ビットの
内の上位１０ビットを下位部１と呼ぶことにする。アド
レスアレイ１４とアドレスアレイ１４に対応したデータ
を格納するデータアレイ１５がある。本例で呼ぶキャッ
シュメモリとはアドレスアレイ１４とデータアレイ１５
を合わせたものである。アドレスレジスタ１３の下位部
１によりアドレスアレイ１４を検索する。下位部１の１
０ビットに対応し、アドレスアレイ１４は１０２４ワー
ドの大きさをもつ。アドレスアレイ１４にはデータアレ
イ１５に格納されているデータのアドレスの上位１０ビ
ットが下位部１の値で指し示される位置に格納されてい
る。下位部１の値でアドレスされたアドレスアレイ１４
の出力がアドレスレジスタ１３の上位部と一致回路１６
により比較される。データアレイ１５は１０２４ブロッ
クの大きさを持つ。本例における１ブロックは１６バイ
トの大きさである。格納されるデータ幅はアドレスレジ
スタ１３の下位部から下位部１を引いたアドレス４ビッ
ト分に対応する１６バイトとなる。アドレスレジスタ１
３の下位部１はアドレスアレイ１４とともにデータアレ
イ１５もアドレスする。一致回路１６によりアドレスア
レイ１４の出力とアドレスレジスタ１３の上位部の一致
が検出されると、この時のデータアレイ１５の出力がア
ドレスレジスタ１３で指し示されるアドレスのデータと
なる。
【０００８】コマンドレジスタ１２の中には制御ビット
２３、２４が存在し、後述のレジスタ１７、１８を制御
する。レジスタ１７はアドレスの下位部１を格納する第
一のレジスタ、レジスタ１８はアドレスの下位部１を格
納する第二のレジスタである。レジスタ１７にはコマン
ドレジスタ１２の制御ビット２３、２４が”１０”のと
きに、レジスタ１８には制御ビット２３、２４が”０
１”のときにアドレスレジスタ１３の出力の下位部１が
それぞれに格納される。制御ビット２３、２４が”０
０”のときはなにも行われず、”１１”の時は後述の書
き込み指示回路１９内のフラグ２５、２６はリセットさ
れる。書き込み指示回路１９はコマンドレジスタ１２の
値によりレジスタ１７、１８への書き込みを指示する回
路で、内部にレジスタ１７が有効であることを示すフラ
グ２５、レジスタ１８が有効であることを示すフラグ２
６を持つ。比較回路２０はレジスタ１７、１８の出力と
アドレスレジスタ１３の出力の下位部１と一致回路１６
の出力からキャッシュ更新抑止信号３０を生成する回路
である。一致回路１６の出力が有効でないときに、フラ
グ２５、２６の組み合わせにより、次の様に比較し、比
較回路２０の出力のキャッシュメモリ更新抑止信号３０
を有効にする。｛（フラグ２５，フラグ２６）＝（０，
０）｝のときは比較動作はなされずキャッシュ更新抑止
信号３０が有効になることはない。｛（フラグ２５，フ
ラグ２６）＝（１，０）｝のときはレジスタ１７の出力
とアドレスレジスタ１３の下位部１が比較され、等しい
か又はアドレス１３の下位部１がレジスタ１７の値より
も大きい場合にキャッシュ更新抑止信号３０が有効にな
る。｛（フラグ２５，フラグ２６）＝（０，１）｝のと
きはレジスタ１８の出力とアドレスレジスタ１３の下位
部１が等しいか又はアドレス１３の下位部１がレジスタ
１８の値よりも小さい場合にキャッシュ更新抑止信号３
０を有効にする。｛（フラグ２５，フラグ２６）＝
（１，１）｝のときはアドレスレジスタ１３の下位部１
がレジスタ１７の値と等しいか、レジスタ１８の値と等
しいか又はレジスタ１７の値より大きくかつレジスタ１
８の値より小さい場合にキャッシュ更新抑止信号３０が
有効となる。
２３、２４が存在し、後述のレジスタ１７、１８を制御
する。レジスタ１７はアドレスの下位部１を格納する第
一のレジスタ、レジスタ１８はアドレスの下位部１を格
納する第二のレジスタである。レジスタ１７にはコマン
ドレジスタ１２の制御ビット２３、２４が”１０”のと
きに、レジスタ１８には制御ビット２３、２４が”０
１”のときにアドレスレジスタ１３の出力の下位部１が
それぞれに格納される。制御ビット２３、２４が”０
０”のときはなにも行われず、”１１”の時は後述の書
き込み指示回路１９内のフラグ２５、２６はリセットさ
れる。書き込み指示回路１９はコマンドレジスタ１２の
値によりレジスタ１７、１８への書き込みを指示する回
路で、内部にレジスタ１７が有効であることを示すフラ
グ２５、レジスタ１８が有効であることを示すフラグ２
６を持つ。比較回路２０はレジスタ１７、１８の出力と
アドレスレジスタ１３の出力の下位部１と一致回路１６
の出力からキャッシュ更新抑止信号３０を生成する回路
である。一致回路１６の出力が有効でないときに、フラ
グ２５、２６の組み合わせにより、次の様に比較し、比
較回路２０の出力のキャッシュメモリ更新抑止信号３０
を有効にする。｛（フラグ２５，フラグ２６）＝（０，
０）｝のときは比較動作はなされずキャッシュ更新抑止
信号３０が有効になることはない。｛（フラグ２５，フ
ラグ２６）＝（１，０）｝のときはレジスタ１７の出力
とアドレスレジスタ１３の下位部１が比較され、等しい
か又はアドレス１３の下位部１がレジスタ１７の値より
も大きい場合にキャッシュ更新抑止信号３０が有効にな
る。｛（フラグ２５，フラグ２６）＝（０，１）｝のと
きはレジスタ１８の出力とアドレスレジスタ１３の下位
部１が等しいか又はアドレス１３の下位部１がレジスタ
１８の値よりも小さい場合にキャッシュ更新抑止信号３
０を有効にする。｛（フラグ２５，フラグ２６）＝
（１，１）｝のときはアドレスレジスタ１３の下位部１
がレジスタ１７の値と等しいか、レジスタ１８の値と等
しいか又はレジスタ１７の値より大きくかつレジスタ１
８の値より小さい場合にキャッシュ更新抑止信号３０が
有効となる。
【０００９】制御回路２１は記憶装置４０にアクセスす
るための回路である。バス３１は処理装置１０と記憶装
置４０を接続するバスである。
るための回路である。バス３１は処理装置１０と記憶装
置４０を接続するバスである。
【００１０】実行する処理による使用頻度が高いエリア
はシステムを設計した時点で判っている。処理実行部１
１は、使用頻度の高いエリアがあり、キャッシュに残し
ておきたいときは一度そのエリアすべてをアクセスした
後、まずそのエリアの最小アドレスをコマンドレジスタ
１２の制御ビット２３、２４を”１０”にしてアクセス
する。これにより、フラグ２５を有効とし、レジスタ１
７に対しての書き込み指示信号２７を有効にし、レジス
タ１７にはアドレスレジスタ１３の下位部１が格納され
る。続いて最大アドレスを制御ビット２３、２４を”０
１”にしてメモリアクセスを実行する。これにより、フ
ラグ２６を有効にし、レジスタ１８に対しての書き込み
指示信号２８が有効となり、レジスタ１８にはアドレス
レジスタ１３の下位部１が格納される。これ以降、指定
された範囲はライトのメモリアクセスの時で一致回路１
６の出力が一致した時のみ更新が許される。
はシステムを設計した時点で判っている。処理実行部１
１は、使用頻度の高いエリアがあり、キャッシュに残し
ておきたいときは一度そのエリアすべてをアクセスした
後、まずそのエリアの最小アドレスをコマンドレジスタ
１２の制御ビット２３、２４を”１０”にしてアクセス
する。これにより、フラグ２５を有効とし、レジスタ１
７に対しての書き込み指示信号２７を有効にし、レジス
タ１７にはアドレスレジスタ１３の下位部１が格納され
る。続いて最大アドレスを制御ビット２３、２４を”０
１”にしてメモリアクセスを実行する。これにより、フ
ラグ２６を有効にし、レジスタ１８に対しての書き込み
指示信号２８が有効となり、レジスタ１８にはアドレス
レジスタ１３の下位部１が格納される。これ以降、指定
された範囲はライトのメモリアクセスの時で一致回路１
６の出力が一致した時のみ更新が許される。
【００１１】本例ではミスヒットとなったときに記憶装
置４０から読みだすデータサイズが１６バイトであり、
これを１ブロックと呼ぶ。ブロックは記憶装置４０内の
１６バイト境界ごとに存在するとし、必要なデータを含
む１ブロックがデータアレイ１５へロードされる。この
ときアドレスレジスタ１３の下位部１で指示されるアド
レスアレイ１４のエリアにアドレスレジスタ１３の上位
部が格納される。
置４０から読みだすデータサイズが１６バイトであり、
これを１ブロックと呼ぶ。ブロックは記憶装置４０内の
１６バイト境界ごとに存在するとし、必要なデータを含
む１ブロックがデータアレイ１５へロードされる。この
ときアドレスレジスタ１３の下位部１で指示されるアド
レスアレイ１４のエリアにアドレスレジスタ１３の上位
部が格納される。
【００１２】今、フラグ２５、フラグ２６、アドレスレ
ジスタ１３、レジスタ１７、レジスタ１８、アドレスア
レイ１４とデータアレイ１５は図２の状態にあったとす
る。このときはフラグ２５、２６が無効となっているた
め、比較回路２０は全く動作しない。本特許を機能させ
ていないケースである。この状態でミスヒットした場
合、常にキャッシュメモリの内容（アドレスアレイ１４
とデータアレイ１５）が更新される。
ジスタ１３、レジスタ１７、レジスタ１８、アドレスア
レイ１４とデータアレイ１５は図２の状態にあったとす
る。このときはフラグ２５、２６が無効となっているた
め、比較回路２０は全く動作しない。本特許を機能させ
ていないケースである。この状態でミスヒットした場
合、常にキャッシュメモリの内容（アドレスアレイ１４
とデータアレイ１５）が更新される。
【００１３】図２の状態が初期状態で次のステップから
順次アドレスレジスタ１３が図３に示すような値をと
り、次々にメモリアクセスが発生したとする。最初のメ
モリアクセス（１）のとき該当するアドレスアレイ１４
のエリアにはａの値が入っており、アドレスレジスタ１
３の上位部と一致がとれないため、アドレスアレイ１
４、データアレイ１５が更新される。以降（２）の上位
部とｂ、（３）の上位部とｃという様に比較が行われる
が、すべて一致しない為、毎回アドレスアレイ１４、デ
ータアレイ１５が更新される。全部で１０回のブロック
ロードが発生する。
順次アドレスレジスタ１３が図３に示すような値をと
り、次々にメモリアクセスが発生したとする。最初のメ
モリアクセス（１）のとき該当するアドレスアレイ１４
のエリアにはａの値が入っており、アドレスレジスタ１
３の上位部と一致がとれないため、アドレスアレイ１
４、データアレイ１５が更新される。以降（２）の上位
部とｂ、（３）の上位部とｃという様に比較が行われる
が、すべて一致しない為、毎回アドレスアレイ１４、デ
ータアレイ１５が更新される。全部で１０回のブロック
ロードが発生する。
【００１４】次にフラグ２５、フラグ２６、アドレスレ
ジスタ１３、レジスタ１７、レジスタ１８、アドレスア
レイ１４とデータアレイ１５が図４の状態にあったとす
る。図２との違いはフラグ２５、２６が有効となってお
り、レジスタ１７、１８にそれぞれ値が格納されている
点である。この時にやはり図３の様に順次メモリアクセ
スが発生したとする。アドレスの下位部１はすべてレジ
スタ１７とレジスタ１８の間に挟まれるアドレスである
から、アドレスレジスタ１３の上位部がアドレスアレイ
１４の出力と一致しない時はミスヒットとなり記憶装置
４０へアクセスするがキャッシュメモリの内容は更新さ
れない。図３の様に変化した場合、（１）（３）（５）
（７）（９）はアドレスの下位部１がレジスタ１７、１
８の間に挟まれるが、アドレスアレイ１４の出力が一致
しないため、ミスヒットとなり記憶装置４０へアクセス
するが、（２）（４）（６）（８）（１０）のときはキ
ャッシュヒットとなり、記憶装置４０へのアクセスは行
われない。従って初期状態が図２の場合は記憶装置４０
へのアクセスの回数が１０回であったのに初期状態が図
４のときは１／２の５回に減った分だけ性能向上につな
がる。
ジスタ１３、レジスタ１７、レジスタ１８、アドレスア
レイ１４とデータアレイ１５が図４の状態にあったとす
る。図２との違いはフラグ２５、２６が有効となってお
り、レジスタ１７、１８にそれぞれ値が格納されている
点である。この時にやはり図３の様に順次メモリアクセ
スが発生したとする。アドレスの下位部１はすべてレジ
スタ１７とレジスタ１８の間に挟まれるアドレスである
から、アドレスレジスタ１３の上位部がアドレスアレイ
１４の出力と一致しない時はミスヒットとなり記憶装置
４０へアクセスするがキャッシュメモリの内容は更新さ
れない。図３の様に変化した場合、（１）（３）（５）
（７）（９）はアドレスの下位部１がレジスタ１７、１
８の間に挟まれるが、アドレスアレイ１４の出力が一致
しないため、ミスヒットとなり記憶装置４０へアクセス
するが、（２）（４）（６）（８）（１０）のときはキ
ャッシュヒットとなり、記憶装置４０へのアクセスは行
われない。従って初期状態が図２の場合は記憶装置４０
へのアクセスの回数が１０回であったのに初期状態が図
４のときは１／２の５回に減った分だけ性能向上につな
がる。
【００１５】
【発明の効果】以上説明したように、本発明のキャッシ
ュメモリ制御方法は、現在実行中の処理のなかで、アド
レスの大きく離れた空間のデータが一度のみ必要になっ
た時や、アドレスの大きく離れた空間と交互にアクセス
が必要となったときなどに、毎回キャッシュメモリの内
容が更新されてしまうのを防ぎ性能の向上につながる。
ュメモリ制御方法は、現在実行中の処理のなかで、アド
レスの大きく離れた空間のデータが一度のみ必要になっ
た時や、アドレスの大きく離れた空間と交互にアクセス
が必要となったときなどに、毎回キャッシュメモリの内
容が更新されてしまうのを防ぎ性能の向上につながる。
【図１】本発明のキャッシュメモリ制御方法の一実施例
を示すブロック図である。
を示すブロック図である。
【図２】本実施例における動作の一例を示すアドレスレ
ジスタ１３、レジスタ１７、レジスタ１８、フラグ２
５、フラグ２６、アドレスアレイ１４、データアレイ１
５の状態を示す図である。
ジスタ１３、レジスタ１７、レジスタ１８、フラグ２
５、フラグ２６、アドレスアレイ１４、データアレイ１
５の状態を示す図である。
【図３】本実施例における動作の一例を示す記憶装置４
０の状態とアドレスレジスタ１３、アドレスアレイ１
４、データアレイ１５の変化を示す図である。
０の状態とアドレスレジスタ１３、アドレスアレイ１
４、データアレイ１５の変化を示す図である。
【図４】本実施例における動作の一例を示すアドレスレ
ジスタ１３、レジスタ１７、レジスタ１８、フラグ２
５、フラグ２６、アドレスアレイ１４、データアレイ１
５の状態を示す図である。
ジスタ１３、レジスタ１７、レジスタ１８、フラグ２
５、フラグ２６、アドレスアレイ１４、データアレイ１
５の状態を示す図である。
１０ 処理装置 １１ 処理実行部 １２ コマンドレジスタ１２ １３ アドレスレジスタ１３ １４ アドレスアレイ １５ データアレイ １６ 一致回路 １７、１８ レジスタ １９ 書き込み指示回路 ２０ 比較回路 ２１ 制御回路 ２３、２４ 制御ビット ２５、２６ フラグ ２７ レジスタ１７に対しての書き込み指示信号 ２８ レジスタ１８に対しての書き込み指示信号 ３０ キャッシュメモリ更新抑止信号３０ ３１ バス ４０ 記憶装置
Claims (3)
- 【請求項１】 キャッシュメモリにおいて、アドレスア
レイを索引するアドレスと同じビット幅を持つ第一のレ
ジスタと第二のレジスタと、前記アドレスアレイを索引
するアドレス値と前記第一第二のレジスタを比較する比
較回路と、前記第一第二のレジスタに任意の値を格納す
る手段と、前記第一第二のレジスタの値がそれぞれ有効
であることを示す第一のフラグと第二のフラグを有し、
前記第一第二のフラグが有効なときに、前記アドレス値
の値が前記第一のレジスタの値もしくは前記第二のレジ
スタの値に等しいか、または前記第一のレジスタの値と
前記第二のレジスタの値の間の値をとるとき、ミスヒッ
トしたとしてもキャッシュメモリの内容を更新しないこ
とを特徴とするキャッシュメモリ制御方法。 - 【請求項２】 請求項１記載のキャッシュメモリにおい
て、前記第一のフラグが有効で前記第二のフラグが無効
のときに、前記アドレスアレイを検索する前記アドレス
値の値が前記第一のレジスタの値に等しいか、または前
記第一のレジスタの値よりも大きいとき、ミスヒットし
たとしてもキャッシュメモリの内容を更新しないことを
特徴とするキャッシュメモリ制御方法。 - 【請求項３】 請求項１記載のキャッシュメモリにおい
て、前記第一のフラグが無効で前記第二のフラグが有効
のときに、前記アドレスアレイを検索する前記アドレス
値の値が前記第二のレジスタの値に等しいか、または前
記第二のレジスタの値よりも小いさとき、ミスヒットし
たとしてもキャッシュメモリの内容を更新しないことを
特徴とするキャッシュメモリ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3207654A JPH0546477A (ja) | 1991-08-20 | 1991-08-20 | キヤツシユメモリ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3207654A JPH0546477A (ja) | 1991-08-20 | 1991-08-20 | キヤツシユメモリ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0546477A true JPH0546477A (ja) | 1993-02-26 |
Family
ID=16543358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3207654A Pending JPH0546477A (ja) | 1991-08-20 | 1991-08-20 | キヤツシユメモリ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0546477A (ja) |
-
1991
- 1991-08-20 JP JP3207654A patent/JPH0546477A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2646854B2 (ja) | マイクロプロセッサ | |
| US4937738A (en) | Data processing system which selectively bypasses a cache memory in fetching information based upon bit information of an instruction | |
| US4731740A (en) | Translation lookaside buffer control system in computer or virtual memory control scheme | |
| US4942521A (en) | Microprocessor with a cache memory in which validity flags for first and second data areas are simultaneously readable | |
| US4658356A (en) | Control system for updating a change bit | |
| EP0173909B1 (en) | Look-aside buffer least recently used marker controller | |
| US5012410A (en) | Data processor with instruction cache memory | |
| JP2954178B1 (ja) | 可変式キャッシュ方式 | |
| US5724548A (en) | System including processor and cache memory and method of controlling the cache memory | |
| EP0502211A1 (en) | System equipped with processor and method of converting addresses in said system | |
| US4424564A (en) | Data processing system providing dual storage of reference bits | |
| JPH0546477A (ja) | キヤツシユメモリ制御方法 | |
| US5704056A (en) | Cache-data transfer system | |
| US6279082B1 (en) | System and method for efficient use of cache to improve access to memory of page type | |
| JPH02133842A (ja) | 中間バッファプリフェッチ制御方式 | |
| JP2637853B2 (ja) | キャッシュメモリ装置 | |
| JPH027141A (ja) | キャッシュメモリシステム | |
| EP0502206A1 (en) | System equipped with processor and cache memory, and method of controlling said cache memory | |
| JP2759952B2 (ja) | キャッシュメモリ | |
| JPS63240651A (ja) | キヤツシユメモリ | |
| JP2988048B2 (ja) | 辞書情報常駐アクセス装置 | |
| JPH04264641A (ja) | キャッシュメモリ方式 | |
| JPH02101552A (ja) | アドレス変換バッファ処理方式 | |
| JPH0528414B2 (ja) | ||
| JP2002024088A (ja) | データ処理装置 |