JPH054648U - 通信ｉ／ｆ回路 - Google Patents

Abstract

(57)【要約】 【目的】 マイクロプロセッサの処理により制御される
装置間のデータ送受信、及び割込制御を複数の任意の装
置間において、迅速に行ないる通信Ｉ／Ｆ回路を得る事
を目的とする。 【構成】 通信Ｉ／Ｆ回路内に独立に２ポートＲＡＭを
持たせ、且つ、データＢＵＳ信号、アドレス／コントロ
ールＢＵＳ信号等の全ての信号を双方向とすると共に、
割込制御も２ポートＲＡＭ上の特定アドレスをアクセス
する事により、可能とした。 【効果】 任意の装置間に於けるデータ送受信、及び割
込処理を特定のチャネル（装置）のマイクロプロセッサ
を介す事なく、高速に行えると共に、各々のチャネル
（装置）の通信に関する処理が簡単になる効果がある。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、マイクロプロセッサの処理により制御される、装置間のデータ送 受信の為の通信Ｉ／Ｆ回路に関するものである。

【０００２】

【従来の技術】

図４は従来の通信Ｉ／Ｆ回路に於ける、システムブロック図である。図におい て、１はNo.１チャネル（装置）通信Ｉ／Ｆ回路、２はNo.２チャネル（装置）通 信Ｉ／Ｆ回路、３および、４はNo.３、No.ｎチャネル（装置）通信Ｉ／Ｆ回路で あり、２の回路と同様の構成である。５は、６のデータＢＵＳとのＩ／Ｆを行う データＢＵＳドライバ／レシーバ、７は、９のアドレス／コントロールＢＵＳと のＩ／Ｆを行うアドレス／コントロールＢＵＳドライバ、８は同レシーバ、１０ は、１２の割込信号ラインとのＩ／Ｆを行う割込信号レシーバ、１１は同ドライ バ、１３は割込信号制御回路であり、割込信号１９を制御する。１４はデータの 送受信の為の２−ＰＯＲＴ ＲＡＭ、１５は１４のアクセスを制御する２−ＰＯ ＲＴコントロール回路、１６は、チャネル制御回路、１７はチャネル選択回路、 １８は割込信号発生回路である。

【０００３】 次に、動作について説明する。まずNo１.チャネル（装置）とNo.２チャネル（ 装置）との間で、データの送受信をする場合、No.１チャネル（装置）のマイク ロプロセッサは、１のNo.１チャネル（装置）通信Ｉ／Ｆ回路のデータＢＵＳド ライバ／レシーバ５、アドレス／コントロールＢＵＳドライバ７、２のNo.２チ ャネル（装置）通信Ｉ／Ｆ回路のデータＢＵＳドライバ／レシーバ５、アドレス ／コントロールＢＵＳレシーバ８を介し、１４の２−ＰＯＲＴ ＲＡＭをアクセ スしようとする。この時、あらかじめチャネル選択回路１７により選択された、 チャネル選択信号２０と、送られてきたアドレス信号２１との一致が、１６のチ ャネルコントロール回路により判別され、一致している場合にチャネル有効信号 ２２が有効となり、１５の２−ＰＯＲＴコントロール回路に送られ、ここでNo. ２チャネル（装置）のマイクロプロセッサとの１４の２−ＰＯＲＴ ＲＡＭのア クセス権の優先権の判定がなされた後に、２３のアクセス信号によりアクセスが 可能となり、データの送受信が行なわれる。No.１チャネル（装置）とNo.３チャ ネル（装置）、またはNo.ｎチャネル（装置）との間でのデータの送受信につい ても同様の手順によりそれぞれ行なわれる。

【０００４】 次に割込動作について説明する。No.２チャネル（装置）から緊急割込要因が 発生した場合、No.２チャネル（装置）のマイクロプロセッサが１８の割込信号 発生回路を制御し、２４の割込信号を発生させると、この信号は１１の割込信号 ドライバ、１２の割込信号ラインを介し、１のNo.１のチャネル（装置）通信Ｉ ／Ｆ回路に送られる。送られてきた信号は、１０の割込信号レシーバを介し、１ ３の割込信号制御回路に送られ、１９の割込信号としてNo.１チャネル（装置） のマイクロプロセッサに送られ処理される。No.３チャネル（装置）、またはNo. ｎチャネル（装置）からの割込信号についても、同様の手順によりそれぞれ処理 される。

【０００５】

【考案が解決しようとする課題】

従来の通信Ｉ／Ｆ回路は以上のように構成されているので、任意の装置間でデ ータ送受信を行う場合、必ず、No.１の装置のマイクロプロセッサを介さなけれ ばならず、No.１の装置は任意の装置間のデータ交換要求を常に監視している必 要があった。また、任意の装置間において、緊急割込み処理が発生した場合にお いても、必ずNo.１の装置を介する必要があり、割込み処理に時間がかかる等の 課題があった。

【０００６】 この考案は上記のような課題を解決する為になされたもので、任意の装置間に おいて、No.１の装置のマイクロプロセッサを介することなく、データの送受信 、及び、緊急割込み処理を迅速に行なえる通信Ｉ／Ｆ回路を得る事を目的とする 。

【０００７】

【課題を解決するための手段】

この考案に係る通信Ｉ／Ｆ回路は、マイクロプロセッサの処理により制御され る装置間のデータ送受信において、その通信Ｉ／Ｆ回路内に、独立に２ポートＲ ＡＭを持たせ、且つ、データＢＵＳ信号、アドレス／コントロールＢＵＳ信号の 全ての信号を双方向性とすることにより、複数の装置間に於けるデータ送受信を 、任意の装置間において可能とする制御回路と、任意の装置に対する割込み信号 の発生を容易にする、割込み制御回路とを設けたものである。

【０００８】

【作用】

この考案によれば、マイクロプロセッサにより制御される装置間のデータ送受 信において、その通信Ｉ／Ｆ回路内に、データの送受信に必要な２ポートＲＡＭ と、双方向性データＢＵＳ信号、アドレス／コントロールＢＵＳ信号とを備えて いる為に、複数の装置間に於けるデータ送受信を、任意の装置間において、他の 装置を介さずに各々独立に行うことが可能であり、任意の装置間に於ける迅速な データ交換が可能となるよう作用するとともに、任意装置間で割込みが発生した 場合においても、その割込み発生／受信の為の制御回路を備えている事により、 任意の装置間における割込み処理を、他の装置を介さずに迅速な処理が実現可能 となるよう作用する。

【０００９】

【実施例】

実施例１． 以下、この考案の一実施例を図について説明する。図１は本実施例に係る通信 Ｉ／Ｆ回路に於けるシステムブロック図である。図中、図４と同一符号は、同一 又は相当部分を示し、詳細な説明は省略する。図において１ａはNo.１チャネル （装置）通信Ｉ／Ｆ回路、２ａはNo.２チャネル（装置）通信Ｉ／Ｆ回路、３ａ 、４ａはNo.３、No.ｎチャネル（装置）通信Ｉ／Ｆ回路であり、２ａの回路と同 様の構成である。また、１ａと２ａの回路は同様の構成であり、図中同一符号は 同一又は相当部分を示す。１５ａは１４のアクセスを制御する２−ＰＯＲＴコン トロール回路、１６ａは１７のチャネル選択回路よりのチャネル選択信号２０と 、送られてきたアドレス信号２１との一致をとり、チャネル有効信号２２を発生 するとともに、１５ａの２−ＰＯＲＴコントロール回路よりの割込有効信号２４ により、マイクロプロセッサへの割込信号１９の発生を制御するチャネル／割込 制御回路、２５はマイクロプロセッサが、他のチャネル（装置）の２−ＰＯＲＴ ＲＡＭをアクセスする為に、データＢＵＳ６にデータを送出するデータＢＵＳド ライバ、２６はマイクロプロセッサが他のチャネル（装置）の２−ＰＯＲＴ Ｒ ＡＭをアクセスする為に、マイクロプロセッサのデータ信号、アドレス信号、コ ントロール信号の各々を６のデータＢＵＳ、９のアドレス／コントロールＢＵＳ に対し有効とする外部ＢＵＳアクセス有効信号であり、１５ａの２−ＰＯＲＴコ ントロール回路より出力される。

【００１０】 図２は本実施例に於ける各チャネル（装置）の２−ＰＯＲＴ ＲＡＭのメモリ マップとチャネルの割付方法の具体例を示した図で、２７はメモリマップ、２８ は割付方法の具体例である。 図３は本実施例に於いて、各々のチャネル（装置）の通信Ｉ／Ｆ回路内の２− ＰＯＲＴ ＲＡＭが、各々のマイクロプロセッサ及び、各チャネル（装置）から アクセスされるアドレスの状態を示した図である。図中図１と同一符号は同一又 は相当部分を示す。

【００１１】 次に動作について説明する。まずNo.１チャネル（装置）とNo.２チャネル（装 置）との間で、データの送受信をする場合、No.１チャネル（装置）のマイクロ プロセッサは、１ａのNo.１チャネル（装置）通信Ｉ／Ｆ回路のデータＢＵＳド ライバ／レシーバ２５、アドレス／コトンロールＢＵＳドライバ７、２ａのNo. ２チャネル（装置）通信Ｉ／Ｆ回路のデータＢＵＳドライバ／レシーバ５、アド レス／コントロールＢＵＳレシーバ８を介し、１４の２−ＰＯＲＴ ＲＡＭをア クセスしようとする。この時、あらかじめチャネル選択回路１７により選択され た、チャネル選択信号２０と、送られてきたアドレス信号２１との一致が、１６ ａのチャネル／割込制御回路により判別され、一致している場合にチャネル有効 信号２２が有効となり、１5ａの２−ＰＯＲＴコントロール回路に送られ、ここ でNo.２チャネル（装置）のマイクロプロセッサとの１４の２−ＰＯＲＴ ＲＡ Ｍのアクセス権の優先権の判定がなされた後に、２３のアクセス信号によりアク セスが可能となり、データの送受信が行なわれる。

【００１２】 上記の手順はNo.１チャネル（装置）から、No.２チャネル（装置）にデータを 送る場合の手順であるが、この送信動作を実行中に、No.２チャネル（装置）か ら、No.１チャネル（装置）にデータを送る場合の手順について説明する。No.２ チャネル（装置）のマイクロプロセッサは、２ａのNo.２チャネル（装置）通信 Ｉ／Ｆ回路のデータＢＵＳドライバ／レシーバ２5、アドレス／コントロールＢ ＵＳドライバ７、１ａのNo.１チャネル（装置）通信Ｉ／Ｆ回路のデータＢＵＳ ドライバ／レシーバ５、アドレス／コントロールＢＵＳレシーバ８を介し、１４ の２−ＰＯＲＴ ＲＡＭをアクセスしようとする。この時、No.１チャネル（装 置）から、No.２チャネル（装置）にデータを送る場合と同様に、１ａのNo.１チ ャネル（装置）通信Ｉ／Ｆ回路に於いて、１４の２−ＰＯＲＴ ＲＡＭをアクセ スする為の制御がなされ、No.２チャネル（装置）から、No.１チャネル（装置） にデータが送信される。No.１チャネル（装置）とNo.３チャネル（装置）、また はNo.ｎチャネル（装置）等との任意の装置間でのデータの送受信についても、 同様の手順によりそれぞれ行なわれる為、高速なデータ送受信が可能となる。複 数のチャネル（装置）間で送受信されたデータの判別は、２−ＰＯＲＴ ＲＡＭ のあらかじめ決められたエリアの内容を参照する事により、各々のチャネル（装 置）のマイクロプロセッサが行ない、処理を実行する。

【００１３】 次に割込動作について説明する。No.２チャネル（装置）から、No.１チャネル （装置）に対して緊急割込要因が発生した場合、No.２チャネル（装置）のマイ クロプロセッサは、データ送受信の場合と同様に、１ａのNo.１チャネル（装置 ）通信Ｉ／Ｆ回路の２−ＰＯＲＴ ＲＡＭ１４の特定アドレスをアクセスしよう とする。

【００１４】 この時、あらかじめチャネル選択回路１７により選択された、チャネル選択信 号２０と、送られてきたアドレス信号２１との一致が１６ａのチャネル／割込制 御回路により判別され、一致している場合にチャネル有効信号２２が有効となり 、１５ａの２−ＰＯＲＴコントロール回路に送られ、ここでNo.１チャネル（装 置）のマイクロプロセッサとの１４の２−ＰＯＲＴ ＲＡＭのアクセス権の優先 権の判定がなされた後に、２３のアクセス信号により、１４の２−ＰＯＲＴ Ｒ ＡＭがアクセスされると共に、１５ａの２−ＰＯＲＴ ＲＡＭコントロール回路 により特定アドレスの判別がなされ、２４の割込有効信号が１６ａのチャネル／ 割込制御回路に送られ、１９のの割込信号としてNo.１チャネル（装置）のマイ クロプロセッサに送られ、マイクロプロセッサが割込信号を受けつけるとNo.１ チャネル（装置）通信Ｉ／Ｆ回路の１４の２−ＰＯＲＴ ＲＡＭの特定アドレス をアクセスし、データの内容により対応した割込処理を実行する。No.１チャネ ル（装置）とNo.３チャネル（装置）、またはNo.ｎチャネル（装置）等との任意 の装置間での割込動作についても、同様の手順により、それぞれ行なわれる為、 任意の装置間での割込処理が迅速に行なわれる。

【００１５】 実施例２． チャネル（装置）がNo.１からNo.ｎのｎ個の場合について説明したが、チャネ ル（装置）数は２個の場合でも良く、また各チャネル（装置）のマイクロプロセ ッサが異なる場合に於いても、各々の制御方式に合せ若干の変更を行なう事によ り、同様の効果を奏でる。

【００１６】

【考案の効果】

以上のように、この考案によれば、マイクロプロセッサ処理により制御される 装置間のデータの送受信において、その通信Ｉ／Ｆ回路内に独立に２ポートＲＡ Ｍを持たせ、且つ、データＢＵＳ信号、アドレス／コントロールＢＵＳ信号等の 全ての信号を双方向性にし、同一構成としたので、複数の装置間に於けるデータ 送受信が、任意の装置間において高速に行ない、また任意の装置間に於ける割込 処理が迅速に行なえる為、システム全体の処理の向上がはかれる効果がある。

【図面の簡単な説明】

【図１】この考案の一実施例による通信Ｉ／Ｆ回路に於
ける、システムブロック図である。

【図２】この考案に於ける各チャネル（装置）の２−Ｐ
ＯＲＴ ＲＡＭのメモリマップと、チャネルの割付方法
の具体例を示した図である。

【図３】この考案の一実施例に於いて、各々のチャネル
（装置）の通信Ｉ／Ｆ回路内の２−ＰＯＲＴ ＲＡＭ
が、各々のマイクロプロセッサ及び、各チャネル（装
置）からアクセスされるアドレスの状態を示した図であ
る。

【図４】従来の通信Ｉ／Ｆ回路に於けるシステムブロッ
ク図である。

【符号の説明】

１ No.１チャネル（装置）通信Ｉ／Ｆ回路 ２ No.２チャネル（装置）通信Ｉ／Ｆ回路 ３ No.３チャネル（装置）通信Ｉ／Ｆ回路 ４ No.ｎチャネル（装置）通信Ｉ／Ｆ回路 ５ データＢＵＳドライバ／レシーバ ６ データＢＵＳ ７ アドレス／コントロールＢＵＳドライバ ８ アドレス／コントロールＢＵＳレシーバ ９ アドレス／コントロールＢＵＳ １０ 割込信号レシーバ １１ 割込信号ドライバ １２ 割込信号ライン １３ 割込信号制御回路 １４ ２−ＰＯＲＴ ＲＡＭ １５ ２−ＰＯＲＴ コントロール回路 １６ チャネルコントロール回路 １７ チャネル選択回路 １８ 割込信号発生回路 １９ 割込信号 ２０ チャネル選択信号 ２１ アドレス信号 ２２ チャネル有効信号 ２３ アクセス信号 ２４ 割込有効信号 １ａ No.１チャネル（装置）通信Ｉ／Ｆ回路 ２ａ No.２チャネル（装置）通信Ｉ／Ｆ回路 ３ａ No.３チャネル（装置）通信Ｉ／Ｆ回路 ４ａ No.３２チャネル（装置）通信Ｉ／Ｆ回路 １５ａ ２−ＰＯＲＴ コントロール回路 １６ａ チャネルコントロール回路 ２５ データＢＵＳドライバ ２６ 外部ＢＵＳアクセス有効信号 ２７ メモリマップ ２８ 割込方法の具体例

Claims (1)

1. 【実用新案登録請求の範囲】 【請求項１】 マイクロプロセッサの処理により制御さ
   れる装置間のデータ送受信において、その通信Ｉ／Ｆ回
   路内に独立に、２ポートＲＡＭを持たせ、且つ、データ
   ＢＵＳ信号、アドレス／コントロールＢＵＳ信号の全て
   の信号を双方向とする事により、複数の装置間に於ける
   データ送受信を、任意の装置間において可能とする制御
   回路と、任意の装置に対する割込み信号の発生を容易と
   する。割込み制御回路とを備えた事を特徴とする、通信
   Ｉ／Ｆ回路。