JPH0546576A - 並列計算機の通信制御方法及び装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 複数のプロセッサをネットワークで接続した
並列計算機において、ネットワークの使用効率と、シス
テム全体の使用効率を高める。 【構成】 各プロセッサエレメントＰ0・・Ｐnの通信制
御手段（Ｃ0・・Ｃn）をネットワークＮＷで相互に接続
した分散メモリ型の並列計算機において、プロセッサＣ
ＰＵからメモリＭＭへのデータの書き込みを監視して特
定の領域への書き込みを送信用データとして検出し、こ
の送信用データに予め求めておいた転送先識別符号と転
送先アドレスを付加し、転送先識別符号ＭＫに従って決
定される受信側プロセッサエレメントに送信用データを
送信し、受信側プロセッサエレメントのメモリＭＭに転
送先アドレスに従って送信データを格納する。 【効果】 全てのデータが処理されることを待たずに、
データの一部を分割し、他のプロセッサエレメントに送
信して並列計算できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ネットワークを介して
接続された分散メモリ型の並列計算機における、プロセ
ッサエレメント間の通信制御に関する。

【０００２】

【従来の技術】プロセッサとメモリを有するプロセッサ
エレメントを通信ネットワークで接続した分散メモリ型
の並列計算機で数値計算などを行う場合、配列などのデ
ータをプロセッサエレメントに分割して計算を行う。

【０００３】この分割の仕方は計算の内容によって異な
るため、計算の途中で分割の仕方を変える必要がある。
その際データをプロセッサ間で交換するが、データの交
換は、分割されるデータをまとめて計算したあと、転送
先の計算機ごとに、データをまとめて、ネットワークを
介して送っていた。

【０００４】

【発明が解決しようとする課題】上記のようにデータを
送る場合、全てのデータの計算が終わり、それらのデー
タが行き先のプロセッサごとに振り分けられてから、デ
ータの通信を行うので、それまで、ネットワークは未使
用になっておりネットワークの使用効果が低くなる。

【０００５】本発明は以上の点に鑑みなされたもので、
全てのデータの計算が終わる前のデータを取得して所定
のプロセッサに送ることができるようにし、ネットワー
クの使用効率を高め、システム全体の使用効率を高める
ことを目的とする。

【０００６】

【課題を解決するための手段】本発明の並列計算機の通
信制御方法は、図１，図２に示したように、プロセッサ
（ＣＰＵ）と、メモリ（ＭＭ）と、通信制御手段（Ｃ0
・・Ｃn）とをそれぞれ有する複数のプロセッサエレメ
ント（Ｐ0・・Ｐn）を備え、前記各プロセッサエレメン
トＰ0・・Ｐnの通信制御手段（Ｃ0・・Ｃn）をネットワ
ーク（ＮＷ）で相互に接続して構成した分散メモリ型の
並列計算機において、以下の手順でデータが各プロセッ
サエレメントに分割されて処理される。

【０００７】工程（ａ）：プロセッサ（ＣＰＵ）からメ
モリ（ＭＭ）へのデータの書き込みを監視して特定の領
域への書き込みを送信用データとして検出する。 工程（ｂ）：そして、この送信用データに予め求めてお
いた転送先識別符号と転送先アドレスを付加する。

【０００８】工程（ｃ）：次いで、前記転送先識別符号
（ＭＫ）に従って決定される受信側プロセッサエレメン
トに前記送信用データを送信する。 工程（ｄ）：そして、受信側プロセッサエレメントのメ
モリ（ＭＭ）に前記転送先アドレスに従って送信データ
を格納する。

【０００９】

【作用】このように、本発明では、プロセッサ（ＣＰ
Ｕ）からメモリ（ＭＭ）へのデータの書き込みを監視し
て特定の領域への書き込みを送信用データとして検出す
るので、全てのデータが処理されることを待たずに、デ
ータの一部を分割することができる。

【００１０】分割したデータは他のプロセッサエレメン
トに送信される。従って、１つのデータ群を複数分割
し、その分割されたデータを各プロセッサエレメントで
並列計算することができる。

【００１１】例えば、配列データを各列に分割し、分割
された各列のデータを複数のプロセッサ（ＣＰＵ）にそ
れぞれ送信し、各プロセッサ（ＣＰＵ）で各列の計算を
行うような場合に利用できる。

【００１２】本発明の方法は、以下のような装置で実現
できる。すなわち、本発明は、図２の原理図に示したよ
うに、プロセッサ（ＣＰＵ）と、メモリ（ＭＭ）と、通
信制御手段（Ｃ0・・Ｃn）とをそれぞれ有する複数のプ
ロセッサエレメントＰ0・・Ｐnを備え、前記各プロセッ
サエレメントＰ0・・Ｐnの通信制御手段（Ｃ0・・Ｃn）
をネットワーク（ＮＷ）で相互に接続して構成した分散
メモリ型の並列計算機において、図４に示したように、
前記通信制御手段（Ｃ0・・Ｃn）を以下の各手段で構成
する。

【００１３】 前記プロセッサ（ＣＰＵ）で生成さ
れ、前記メモリ（ＭＭ）に記録されるデータの内、所定
のアドレスに該当するデータを検出する送信用データ検
出手段（ＷＣ）。

【００１４】 送信用データの転送先プロセッサエレ
メントの識別符号（ＭＫ）を生成する転送先識別符号生
成手段（ＲＩ−Ｍ）。 転送先プロセッサエレメントにおけるメモリ（Ｍ
Ｍ）のデータ格納アドレスを生成する転送先アドレス生
成手段（ＲＡ−Ｍ）。

【００１５】 送信用データ検出手段（ＷＣ）で検出
された送信用データ、転送先識別符号生成手段（ＲＩ−
Ｍ）で生成した識別符号（ＭＫ）、及び、転送先アドレ
ス生成手段（ＲＡ−Ｍ）で生成したアドレスをネットワ
ーク（ＮＷ）に送出する送信手段（ＮＣ−０）。

【００１６】 他のプロセッサエレメントから送られ
てきた前記送信用データ、識別符号（ＭＫ）及び送信用
データを受信する受信手段（ＮＣ−１）。 受信手段（ＮＣ−１）で受信したデータを、同じく
受信したアドレス情報に従ってメモリ（ＭＭ）に書き込
むメモリ書込手段（ＭＷ）。

【００１７】すなわち、前記転送先識別符号生成手段
（ＲＩ−Ｍ）において、前記転送先識別符号（ＭＫ）を
送信用データの送信毎に更新する識別符号更新手段（Ａ
ＤＤ１）を設け、前記転送先アドレス生成手段（ＲＡ−
Ｍ）において、前記転送先アドレスを送信用データの送
信毎に更新する転送先アドレス更新手段（ＡＤＤ０）を
設ける。

【００１８】本発明で、プロセッサエレメントが２のｎ
乗の台数あり、転送先識別符号（ＭＫ）のビット幅を台
数を表現できる最小の幅とすることが転送先識別符号
（ＭＫ）の更新を容易にする。

【００１９】送信用データには、転送先識別符号（Ｍ
Ｋ）と転送先アドレスとが付加されて送信されるが、送
信用データと転送先識別符号（ＭＫ）と転送先アドレス
とをパケット化して送信することがネットワーク（Ｎ
Ｗ）を流れるデータの量を抑制して通信効率を高める上
で好ましい。

【００２０】すなわち、前記送信用データ検出手段（Ｗ
Ｃ）で検出された送信用データ、転送先識別符号生成手
段（ＲＩ−Ｍ）で生成した識別符号（ＭＫ）、及び、転
送先アドレス生成手段（ＲＡ−Ｍ）で生成したアドレス
をパケット化するパケット生成手段（ＰＣ）を備え、前
記送信手段（ＮＣ−０）は、パケット生成手段（ＰＣ）
によるパケットをネットワーク（ＮＷ）に送出するよう
にし、前記受信手段（ＮＣ−１）は、ネットワーク（Ｎ
Ｗ）を通じて他のプロセッサエレメントから送られてき
たパケットを受信するようにし、前記メモリ書込手段
（ＭＷ）に、受信手段（ＮＣ−１）で受信したパケット
を分解するパケット分解手段（ＰＤ）を設け、このパケ
ット分解手段（ＰＤ）でパケットを分解して得られたデ
ータを、同様に得られたアドレス情報に従ってメモリ
（ＭＭ）に書き込む。

【００２１】さらに、必要に応じ転送先プロセッサエレ
メントに自己のプロセッサエレメントを含まないように
することも可能である。すなわち、前記識別符号更新手
段（ＡＤＤ１）において、更新された識別符号（ＭＫ）
が自己プロセッサエレメントを示すとき、その更新識別
符号（ＭＫ）をさらに更新する自己指定回避手段（１０
０）を設ける。

【００２２】また、転送先プロセッサエレメントにおい
て、書込アドレスにオフセット値を加えて転送先での書
き込み位置を変更することもできる。すなわち、前記メ
モリ書込手段（ＭＷ）は、受信した書込アドレスにオフ
セット値を加えるオフセット加算手段（ＯＡＤＤ）を設
ける。

【００２３】転送用データが次々に転送される場合で、
転送先識別符号（ＭＫ）が同一の転送用データが続くと
き、連続する転送用データを１つのパケットにまとめて
送信するようにすると、通信効率はますます高くなる。
すなわち、前記パケット生成手段（ＰＣ）に、転送先識
別符号（ＭＫ）が同一の転送用データが続くとき、その
転送先識別符号（ＭＫ）とともに連続する転送用データ
及びアドレスを１つのパケットにまとめる連続パケット
化機能を設ける。

【００２４】前記転送用データを書き込むべき特定の領
域に実メモリを置かず他プロセッサ（ＣＰＵ）への転送
専用の領域とすることでハードウェアを小型化できる。
また、転送先メモリ（ＭＭ）への転送データの書き込み
は一番下位のアドレスから順に書き込むようにすると、
通信制御手段（Ｃ0・・Ｃn）が転送先のプロセッサ（Ｃ
ＰＵ）と相手先でのアドレスの計算を行うハードウエア
が小さくなる。すなわち、前記メモリ書込手段（ＭＷ）
に、転送先メモリ（ＭＭ）への転送データの書き込みを
一番下位のアドレスから順に書き込む書き込み制御手段
（ＷＭ）を設ける。

【００２５】以上のようにプロセッサ（ＣＰＵ）から転
送されるデータのメモリ書き込みを監視を行うことによ
って、転送されるデータは計算終了後ただちに、ネット
ワーク（ＮＷ）へ送り出すことが可能になる。

【００２６】なお、本発明で通信制御手段（Ｃ0・・Ｃ
n）は前記プロセッサ（ＣＰＵ）により実現されていて
もよい。

【００２７】

【実施例】以下、本発明の好適具体例を図面を参照して
説明する。 ＜実施例１＞図４は実施例のブロック図を示し、アドレ
スバスとデータバスとにそれぞれ中央処理手段（プロセ
ッサ（ＣＰＵ））、メモリ（ＭＭ）、通信制御手段（Ｃ
0・・Ｃn）が接続され、プロセッサエレメントが構成さ
れている。このプロセッサエレメントが複数設けられ、
各プロセッサエレメントの通信制御手段（Ｃ0・・Ｃn）
同士がネットワーク（ＮＷ）を介して相互に接続されて
いる。

【００２８】通信制御手段（Ｃ0・・Ｃn）は、以下の構
成を備えている。 プロセッサ（ＣＰＵ）からメモリ（ＭＭ）への書き
込みが他プロセッサ（ＣＰＵ）への転送のために確保さ
れたデータ検出用領域への書き込みかどうかを判定する
ウインドウコンパレータ（ＷＣ）。

【００２９】 データ検出用領域のデータを一時的に
保持するデータ保持レジスタ（ＲＤ）。 転送先識別符号（ＭＫ）と転送先アドレスを生成す
るアドレス生成回路（ＡＧ）。

【００３０】 転送先識別符号（ＭＫ）と転送先アド
レスとデータとをパケット化するパケット生成回路（Ｐ
Ｃ）。 生成されたパケットを送信する送信用ネットワーク
制御回路（ＮＣ−０）。

【００３１】 他のプロセッサエレメントから送られ
て来たパケットを受信する受信用ネットワーク制御回路
（ＮＣ−１）。 受信したパケットを分解して送られてきたデータを
指定されたアドレスに書き込むメモリ書込回路（Ｍ
Ｗ）。

【００３２】以下、各部を説明する。 ｛ウインドウコンパレータ（ＷＣ）｝前記ウインドウコ
ンパレータ（ＷＣ）は以下の構成を備える。

【００３３】 検出すべきデータの上限のアドレスを
記憶する上限アドレスレジスタ（ＲＨＯ）と、検出すべ
きデータの下限のアドレスを記憶する下限アドレスレジ
スタ（ＲＬＯ）とで構成されるデータ検出用領域設定手
段（ＤＥ）。

【００３４】 プロセッサ（ＣＰＵ）から出力される
データの書込アドレスがデータ検出用領域設定手段（Ｄ
Ｅ）で設定された領域内か否かを判断する判定手段（Ｊ
Ｕ）。

【００３５】この判定手段（ＪＵ）は、プロセッサ（Ｃ
ＰＵ）から出力されるデータの書込アドレスが上限アド
レスレジスタ（ＲＨＯ）に記憶された上限のアドレス未
満であるか否かを判定する上限アドレス比較回路（ＣＨ
Ｏ）と、プロセッサ（ＣＰＵ）から出力されるデータの
書込アドレスが下限アドレスレジスタ（ＲＬＯ）に記憶
された下限のアドレス以上であるか否かを判断する下限
アドレス比較回路（ＣＬＯ）と、上限アドレス比較回路
（ＣＨＯ）と下限アドレス比較回路（ＣＬＯ）の出力を
受ける判定結果出力手段としてのアンド回路（ＡＮＤ）
とを備えている。

【００３６】前記プロセッサ（ＣＰＵ）では図示しない
入力手段から入力されたデータを処理し、その書込アド
レスを計算し、その書込アドレスをアドレスバスに出力
するとともに、データをデータバスに出力する。メモリ
（ＭＭ）は書込アドレスに従ってデータを格納する。

【００３７】その際、ウインドウコンパレータ（ＷＣ）
はプロセッサ（ＣＰＵ）で計算された書込アドレスがア
ドレスバスに出力されるたびにデータ検出用領域内に有
るかどうか判定し、もしアドレスがデータ検出用領域内
に有る時はその時のデータをデータ保持レジスタ（Ｒ
Ｄ）に記憶しパケットの転送を指示する。

【００３８】すなわち、予め検出すべきデータの上限ア
ドレスを上限アドレスレジスタ（ＲＨＯ）に登録すると
ともに、予め検出すべきデータの下限アドレスを下限ア
ドレスレジスタ（ＲＬＯ）に登録しておく。上限アドレ
ス、下限アドレスはどの様なデータを並列計算機で扱う
のかにより決定される。

【００３９】プロセッサ（ＣＰＵ）で決定されたデータ
の書込アドレスはデータバスに送信されるので、上限ア
ドレス比較回路（ＣＨＯ）と、下限アドレス比較回路
（ＣＬＯ）はそれぞれ書込アドレスを取得する。

【００４０】上限アドレス比較回路（ＣＨＯ）は上限ア
ドレスレジスタ（ＲＨＯ）に記憶された上限のアドレス
と書込アドレスとを比較し、書込アドレスが上限アドレ
スレジスタ（ＲＨＯ）に記憶された上限のアドレス未満
であるとき「１」を出力する。

【００４１】下限アドレス比較回路（ＣＬＯ）は、下限
アドレスレジスタ（ＲＬＯ）に記憶された下限のアドレ
スと書込アドレスとを比較し、書込アドレスが下限アド
レスレジスタ（ＲＬＯ）に記憶された下限のアドレス以
上であるとき「１」を出力する。

【００４２】そして、前記アンド回路（ＡＮＤ）は、上
限アドレス比較回路（ＣＨＯ）と、下限アドレス比較回
路（ＣＬＯ）からそれぞれ出力「１」を受けたとき、プ
ロセッサ（ＣＰＵ）から出力されたデータが、データ検
出用領域内のデータである旨の判定信号として「１」を
出力し、前記アドレス生成回路（ＡＧ）とパケット生成
回路（ＰＣ）を起動する。 ｛データ保持レジスタ（ＲＤ）｝データ保持レジスタ
（ＲＤ）は、データバスとパケット生成回路（ＰＣ）と
の間に接続され、プロセッサ（ＣＰＵ）からデータバス
に送出されたデータの内、データ検出用領域内のデータ
を一時的に保持する。 ｛アドレス生成回路（ＡＧ）｝アドレス生成回路（Ａ
Ｇ）は、転送先識別符号レジスタ（ＲＩ）、転送先アド
レスレジスタ（ＲＡ）、識別符号更新情報メモリ（ＭＤ
Ｉ）、アドレス更新情報メモリ（ＭＤＡ）、識別符号更
新用加算回路（ＡＤＤ１）、アドレス更新用加算回路
（ＡＤＤ０）、更新制御用カウンタ（ＣＣ）、更新制御
用テーブル（ＲＣＣ）とを有する。

【００４３】前記転送先識別符号レジスタ（ＲＩ）は転
送先プロセッサエレメントを特定する転送先識別符号
（ＭＫ）を格納しており、データ転送に際し、転送先識
別符号（ＭＫ）をパケット生成回路（ＰＣ）に送信する
とともに識別符号更新用加算回路（ＡＤＤ１）に送信す
る。

【００４４】識別符号更新情報メモリ（ＭＤＩ）には、
転送先識別符号（ＭＫ）の更新用情報を登録してある。
前記識別符号更新用加算回路（ＡＤＤ１）は指定すべき
識別符号（ＭＫ）を順次更新するもので、転送先識別符
号レジスタ（ＲＩ）から受信した識別符号（ＭＫ）に、
識別符号更新情報メモリ（ＭＤＩ）の更新用情報を加算
して新識別符号（ＭＫ）を生成し、転送先識別符号レジ
スタ（ＲＩ）に送信する。

【００４５】前記転送先アドレスレジスタ（ＲＡ）は転
送先でのメモリ（ＭＭ）の書込アドレスを格納してあ
り、データ転送に際し、転送先アドレスをパケット生成
回路（ＰＣ）に送信するとともにアドレス更新用加算回
路（ＡＤＤ０）に送信する。

【００４６】アドレス更新情報メモリ（ＭＤＡ）には、
転送先アドレスの更新用情報を登録してある。前記アド
レス更新用加算回路（ＡＤＤ０）は、指定すべき書込ア
ドレスを順次更新するもので、転送先アドレスレジスタ
（ＲＡ）から受信した転送先アドレスにアドレス更新情
報メモリ（ＭＤＡ）に登録された更新用情報を加算する
ことで新転送先アドレスを生成し、転送先アドレスレジ
スタ（ＲＡ）に送信する。

【００４７】前記更新制御用カウンタ（ＣＣ）は、予め
初期値「ｍ」が設定されており、データ転送の毎に前記
初期値「ｍ」から「１」づつ減算される。レジスタ制御
テーブル（ＲＣＣ）は、更新制御用カウンタ（ＣＣ）が
「０」になったとき更新制御用カウンタ（ＣＣ）に与え
るべき初期値「ｍ」を蓄積したレジスタである。

【００４８】そして、データ転送に際し、転送先識別符
号レジスタ（ＲＩ）から転送先識別符号（ＭＫ）がパケ
ット生成回路（ＰＣ）に送信されるとともに識別符号更
新用加算回路（ＡＤＤ１）に送信される。

【００４９】同様に、転送先アドレスレジスタ（ＲＡ）
から転送先アドレスがパケット生成回路（ＰＣ）に送信
されるとともにアドレス更新用加算回路（ＡＤＤ０）に
送信される。

【００５０】さらに、この時更新制御用カウンタ（Ｃ
Ｃ）が「１」減算される。減算の結果、更新制御用カウ
ンタ（ＣＣ）が「０」でないとき、前記識別符号更新用
加算回路（ＡＤＤ１）で転送先識別符号（ＭＫ）に識別
符号更新情報メモリ（ＭＤＩ）に登録された更新用情報
が加算される。この結果新識別符号（ＭＫ）が生成され
る。新識別符号（ＭＫ）は前記転送先識別符号レジスタ
（ＲＩ）に格納される。

【００５１】同様に、アドレス更新用加算回路（ＡＤＤ
０）で転送先アドレスにアドレス更新情報メモリ（ＭＤ
Ａ）に登録された更新用情報が加算される。この結果新
転送先アドレスが生成される。新転送先アドレスは前記
転送先アドレス保持部（ＲＡ）に格納される。

【００５２】更新制御用カウンタ（ＣＣ）が「０」のと
き、更新制御用カウンタ（ＣＣ）に更新制御用制御テー
ブル（ＲＣＣ）に登録してある初期値「ｍ」を与える。
転送先アドレスレジスタ（ＲＡ）及び転送先識別符号レ
ジスタ（ＲＩ）の内容は、パケットをひとつ送るたびに
図５のフローチャートに示す手順で更新される。図５で
は、図４でｎ＝３の時の更新手順であるが、ｎが異なる
時も同様の手順で更新できる。ここで、ｎはプロセッサ
（ＣＰＵ）の数とは無関係の任意の数である。

【００５３】図５に示したアドレス更新のためのフロー
チャートを説明すると、まず、データの転送すなわちパ
ケットの転送の度に更新制御用カウンタ（ＣＣ−１）の
値がデクリメントされて「１」減算される（ステップ１
０１）。

【００５４】次いで、更新制御用カウンタ（ＣＣ−１）
の値が０であるか否か判断され（ステップ１０２）、０
でなければ、転送先識別符号レジスタ（ＲＩ）の値に識
別符号更新情報メモリ（ＭＤＩ−０）の値を加算しする
とともに転送先アドレスレジスタ（ＲＡ）の値にアドレ
ス更新情報メモリMDA-0の値を加算し（ステップ１０
３）、アドレス更新を終了する。

【００５５】ステップ１０２で更新制御用カウンタ（Ｃ
Ｃ−１）の値が０であったら、ステップ１０４に移行
し、レジスタ制御テーブル（ＲＣＣ−１）の値を更新制
御用カウンタ（ＣＣ−１）に複写して初期化するととも
にレジスタ制御テーブル（ＲＣＣ−２）の値をデクリメ
ントして「１」減算する。

【００５６】次いで、更新制御用カウンタ（ＣＣ−２）
の値が０であるか否か判断され（ステップ１０５）、０
でなければ、転送先識別符号レジスタ（ＲＩ）の値に識
別符号更新情報メモリ（ＭＤＩ−１）の値を加算すると
ともに転送先アドレスレジスタ（ＲＡ）の値にアドレス
更新情報メモリMDA-1の値を加算し（ステップ１０
６）、アドレス更新を終了する。

【００５７】ステップ１０５で更新制御用カウンタ（Ｃ
Ｃ−２）の値が０であったら、ステップ１０７に移行
し、レジスタ制御テーブル（ＲＣＣ−２）の値を更新制
御用カウンタ（ＣＣ−２）に複写して初期化するととも
にレジスタ制御テーブル（ＲＣＣ−３）の値をデクリメ
ントして「１」減算する。

【００５８】次いで、更新制御用カウンタ（ＣＣ−３）
の値が０であるか否か判断され（ステップ１０８）、０
でなければ、転送先識別符号レジスタ（ＲＩ）の値に識
別符号更新情報メモリ（ＭＤＩ−２）の値を加算すると
ともに転送先アドレスレジスタ（ＲＡ）の値にアドレス
更新情報メモリMDA-2の値を加算し（ステップ１０
９）、アドレス更新を終了する。

【００５９】ステップ１０８で更新制御用カウンタ（Ｃ
Ｃ−３）の値が０であったら、ステップ１１０に移行
し、レジスタ制御テーブル（ＲＣＣ−３）の値を更新制
御用カウンタ（ＣＣ−３）に複写して初期化するととも
に転送先識別符号レジスタ（ＲＩ）の値に識別符号更新
情報メモリMDIー3の値を加算するとともに転送先アドレ
スレジスタ（ＲＡ）の値にアドレス更新情報メモリMDA-
3の値を加算し、アドレス更新を終了する。

【００６０】なお、本実施例では、プロセッサ台数を２
のｎ乗（ｎは自然数）の台数に制限する。転送先識別符
号レジスタ（ＲＩ）および識別符号更新用加算回路（Ａ
ＤＤ１）のビット幅を台数を表現出来る最小の幅とす
る。これによって、更新時に転送先識別符号レジスタ
（ＲＩ）がプロセッサ番号以外の値にならないようにす
ることができる。 ｛パケット生成回路（ＰＣ）｝パケット生成回路（Ｐ
Ｃ）は、ウインドウコンパレータ（ＷＣ）の指示を受け
て、アドレス生成回路（ＡＧ）にある転送先識別符号レ
ジスタ（ＲＩ）と転送先アドレスレジスタ（ＲＡ）及び
データ保持レジスタ（ＲＤ）のデータをこの順で並べて
パケットとし、ネットワーク制御回路（ＮＣ−０）へお
くる。 ｛ネットワーク制御回路（ＮＣ−０）｝ネットワーク制
御回路（ＮＣ−０）はこのパケットの転送先識別符号
（ＭＫ）をもとにこのパケットを相手プロセッサ（ＣＰ
Ｕ）に送る。すなわち転送先識別符号（ＭＫ）の解読手
段と、パケットの送信手段（ＮＣ−０）とを有する。

【００６１】なお、ネットワーク制御回路（ＮＣ−０）
に転送先識別符号（ＭＫ）の解読手段を設けず、ネット
ワーク（ＮＷ）に中継用交換機を設け、この中継用交換
機で転送先識別符号（ＭＫ）を解読し、指定された転送
先にパケットを転送するようにしてもよい。

【００６２】なお、本発明で使用するネットワーク（Ｎ
Ｗ）の一例として、データの転送に先立って送り先の識
別子を指定するネットワークを使用できる。 ｛受信用ネットワーク制御回路（ＮＣ−１）｝受信用ネ
ットワーク制御回路（ＮＣ−１）は、他のプロセッサエ
レメントから送られてきたパケットを受信する。 ｛メモリ書込回路（ＭＷ）｝メモリ書込回路（ＭＷ）
は、受信したパケットを分解して書込アドレスとデータ
を取り出すパケット分解回路PDと、得られた書込アドレ
スを蓄積するアドレス書込回路WAと、得られたデータを
蓄積するデータ書込回路WDとを有する。

【００６３】メモリ書込回路（ＭＷ）はバスの獲得要求
を出して、アドレスバス、データバスを獲得し、アドレ
ス書込回路WAとデータ書込回路WDはそれぞれアドレスバ
ス、データバスを介してアドレス書込回路WAに蓄積され
た書込アドレスに従ってデータ書込回路WDに蓄積されて
いるデータをメモリ（ＭＭ）に書き込む。 ｛バスの形態｝この実施例では、バスはデータバスとア
ドレスバスが分離されているが、１本のバスで時分割
で、アドレスとデータを送ってもよい。 ＜実施例１の動作例＞この実施例の装置の働きを４プロ
セッサのシステムで図６，２のパラメータ設定した時の
例で説明する。

【００６４】図６は全プロセッサ共通で、アドレス生成
回路（ＡＧ）のレジスタ管理テーブル（ＲＣＣ）,アド
レス更新情報メモリMDA、識別符号更新情報メモリ（Ｍ
ＤＩ）に設定する値である。図７は各プロセッサ（ＣＰ
Ｕ）の設定値である。各プロセッサ（ＣＰＵ）に共通し
て上限アドレスレジスタ（ＲＨＯ）に「２０３２」が登
録され、下限アドレスレジスタ（ＲＬＯ）に「２００
０」が登録され、転送先識別符号レジスタ（ＲＩ）に
「１」が登録されている。プロセッサ（０）の転送先書
込アドレスレジスタ（ＲＡ）に「１０００」、プロセッ
サ（１）の転送先書込アドレスレジスタ（ＲＡ）に「１
００４」、プロセッサ（２）の転送先書込アドレスレジ
スタ（ＲＡ）に「１００８」、プロセッサ（３）の転送
先書込アドレスレジスタ（ＲＡ）に「１０１２」が登録
されている。

【００６５】まず、プロセッサ（０）で生成されたデー
タ（Ａ０，Ｂ０，Ｃ０，Ｄ０，Ｅ０，Ｆ０，Ｇ０，Ｈ
０）がメモリ（ＭＭ）に送られると、その各アドレスを
上限アドレス比較回路（ＣＨＯ）と下限アドレス比較回
路（ＣＬＯ）が取得する。

【００６６】上限アドレス比較回路（ＣＨＯ）は上限ア
ドレスレジスタ（ＲＨＯ）に記憶された上限のアドレス
「２０３２」と各データの書込アドレスの上限「２００
４，２００８，２０１２，２０１６，２０２０，２０２
４，２０２８，２０３２」とを比較する。各データの書
込アドレスの上限はいずれも上限アドレスレジスタ（Ｒ
ＨＯ）に記憶された上限のアドレス「２０３２」未満で
あるため上限アドレス比較回路（ＣＨＯ）は各データを
取得する度に「１」を出力する。

【００６７】下限アドレス比較回路（ＣＬＯ）は、下限
アドレスレジスタ（ＲＬＯ）に記憶された下限のアドレ
ス「２０００」と各データの書込アドレスの下限「２０
００，２００４，２００８，２０１２，２０１６，２０
２０，２０２４，２０２８」とを比較する。各データの
書込アドレスの下限は下限アドレスレジスタ（ＲＬＯ）
に記憶された下限のアドレス「２０００」以上であるた
め下限アドレス比較回路（ＣＬＯ）は各データを取得す
る度に「１」を出力する。

【００６８】そして、前記アンド回路（ＡＮＤ）は、上
限アドレス比較回路（ＣＨＯ）と、下限アドレス比較回
路（ＣＬＯ）からそれぞれ出力「１」を受けたとき
「１」を出力し、前記アドレス生成回路（ＡＧ）とパケ
ット生成回路（ＰＣ）を起動する。

【００６９】このように設定することによって図８のよ
うに各プロセッサの「２０００〜２０３２」（アドレス
は全て１０進数で表記）のデータを「１０００〜１０３
２」に配置を変えて書き込むことができる。

【００７０】この時のプロセッサ（０）の制御回路の動
作を図９に示す。なお、図で、図８と図９の関係を示す
と、Ａ０はアドレス「２０００〜２００３」にそれぞれ
格納された「Ｄ１〜Ｄ４」のデータからなり、B0はアド
レス「２００４〜２００７」にそれぞれ格納された「Ｄ
５〜Ｄ８」のデータからなり、D0はアドレス「２０１２
〜２０１５」にそれぞれ格納された「Ｄ１３〜Ｄ１６」
のデータからなり、E0はアドレス「２０１６〜２０１
９」にそれぞれ格納された「Ｄ１７〜Ｄ２０」のデータ
からなるものとする。

【００７１】まず、図７から明かなように、プロセッサ
（０）では（ＲＩ）に「１」が設定され、（ＲＡ）に
「１０００」が設定され、さらに、上限アドレスレジス
タ（ＲＨＯ）に「２０３２」が設定され、下限アドレス
レジスタ（ＲＬＯ）に「２０００」が設定されている。
従って、Ａ０のデータＤ１が送られてくると、Ｄ１のア
ドレス「２０００」がウインドウコンパレータ（ＷＣ）
の上限アドレス比較回路（ＣＨＯ）と下限アドレス比較
回路（ＣＬＯ）にそれぞれ捕捉され、前記上限アドレス
「２０３２」及び下限アドレス「２０００」と比較され
る。

【００７２】ここではＤ１アドレスは「２０００」であ
って「２０３２」と「２０００」との間にあるので、ア
ンド回路（ＡＮＤ）は「１」を出力し、アドレス生成回
路（ＡＧ）を起動し、識別符号「１」（プロセッサ
（１）を示す）と、書込アドレス（ＲＡ）の値「１００
０」と、データ保持レジスタ（ＲＤ）からのデータＤ１
とをパケット化し、図の部分で、ネットワーク制御回
路（ＮＣ−０）に送る。すなわちプロセッサ（１）のメ
モリ（ＭＭ）の「１０００」にデータＤ１が送られる。
すると、図９ののように図５のステップ１０１に従っ
て（ＣＣ−１）がデクトリメントされるが、（ＣＣ−
１）の値は、０にならないので、転送先識別符号レジス
タ（ＲＩ）の値「１」にMDI-0の値「０」が加算され、
転送先アドレスレジスタ（ＲＡ）の値「１０００」にMD
A-0の値「１」が加算され、その結果、（ＲＩ）＝
「１」、（ＲＡ）＝「１００１」となる。

【００７３】同様にして、アドレス「２００１」のデー
タＤ２がプロセッサ（１）のアドレス「１００１」に転
送され、（ＣＣ−１）の値が「２」にデクリメントさ
れ、（ＲＩ）＝「１」、（ＲＡ）＝「１００２」に更新
される。データＤ３はプロセッサ（１）のアドレス「１
００２」に転送され、（ＣＣ−１）の値が「１」にデク
リメントされ、（ＲＩ）＝「１」、（ＲＡ）＝「１００
３」に更新される。

【００７４】次いで、データＤ４がプロセッサ（１）の
アドレス「１００３」に転送されると、図９のでは
（ＣＣ−１）の値がデクリメントされて０になるので、
（ＣＣ−１）に（ＲＣＣ−１）の値「４」が複写され
る。また、（ＣＣ−２）の値がデクリメントされる（ス
テップ１０４）。その結果（ＣＣ−２）は０にならない
ので（ステップ１０５）、転送先識別符号レジスタ（Ｒ
Ｉ）の値「１」に識別符号更新情報メモリＭＤＩ−１の
値「１」が加算され、よって、転送先識別符号レジスタ
（ＲＩ）の値は「２」となる。同時に転送先アドレスレ
ジスタ（ＲＡ）の値「１００３」にアドレス更新情報メ
モリＭＤＡ−１の値「−３」が加算され、転送先アドレ
スレジスタ（ＲＡ）の値はプロセッサ（２）の書込アド
レス「１０００」に更新される。

【００７５】以上のようにしてプロセッサ（０）のアド
レス「２０００〜２００３」に格納されていたデータＤ
１からＤ４、すなわち図８の「Ａ０」がプロセッサ
（１）のアドレス「１０００〜１００３」に転送され
る。

【００７６】同様にして、プロセッサ（０）のアドレス
「２００４〜２００７」のデータ「Ｄ５〜Ｄ８」＝「Ｂ
０」がプロセッサ（２）のアドレス「１０００〜１００
３」に転送される。そして、同様にプロセッサ（０）の
アドレス「２０１２〜２０１５」に格納されたデータ
「Ｄ１３〜Ｄ１６」＝「Ｄ０」がプロセッサ（０）のア
ドレス「１０００〜１００３」に転送されると、図９の
で、（ＣＣ−１）は「１」から「０」にデクリメント
され（ステップ１０１）、その後、（ＲＣＣ−１）の値
「４」が（ＣＣ−１）に複写される（ステップ１０
４）。また、（ＣＣ−２）が「１」から「０」にデクリ
メントされ（ステップ１０４）、その後、（ＲＣＣ−
２）の値「４」が（ＣＣ−２）に複写される（ステップ
１０７）。同時に、（ＣＣ−３）が「４」から「３」に
デクリメントされる（ステップ１０７）。ＣＣ−３が
「０」でないので、転送先識別符号レジスタ（ＲＩ）の
値「０」にＭＤＩ−２の値「１」が加算され、かつ、転
送先アドレスレジスタ（ＲＡ）の値「１００３」にＭＤ
Ａ−２の値「１３」が加算される。この結果、次のデー
タＤ１７の転送先は、プロセッサ（１）の「１０１６」
に更新される。

【００７７】また図には示していないが、他のプロセッ
サから送られてきたデータはアドレスバス・データバス
が使用されていない期間にメモリ（ＭＭ）に書き込まれ
る。 ＜実施例２＞また、図１０は図４の転送先識別符号更新
回路（ＲＩ）の部分を変更した実施例である。図４の実
施例では、転送制御回路は自分のメモリ（ＭＭ）に対し
て書込を行うパケットも作るが、図１０の実施例では、
転送先識別符号レジスタ（ＲＩ）には自分の識別符号は
書き込まれない。

【００７８】この実施例では、以下の構成を備えてい
る。 現在の識別符号ＲＩにＭＤＩの値を加算する識別符
号更新用加算回路（ＡＤＤ１）。

【００７９】 この識別符号更新用加算回路（ＡＤＤ
１）で作成された新たな転送先識別符号ＲＩと自己のプ
ロセッサ識別符号とを比較する比較回路（ＣＭＰ０）。 比較回路（ＣＭＰ０）が自分の識別符号と識別符号
更新用加算回路（ＡＤＤ１）で作成された新しい転送先
識別符号ＲＩの値を比較したとき、識別符号更新用加算
回路（ＡＤＤ１）の出力が自己の識別符号と等しい時に
は「１」を出力し、等しくない時には「０」を出力する
自己識別符号回避用データ出力回路（ＭＰＸ０）。

【００８０】 自己識別符号回避用データ出力回路
（ＭＰＸ０）によって与えられたデータ「１」か「０」
を識別符号更新用加算回路（ＡＤＤ１）で作成された新
たな転送先識別符号ＲＩに加算する第２の識別符号更新
用加算回路（ＡＤＤ２）。

【００８１】 識別符号レジスタ（ＲＩ）。 以上の構成により、比較回路（ＣＭＰ０）が自分の識別
符号と識別符号更新用加算回路（ＡＤＤ１）で作成され
た新しい転送先識別符号ＲＩの値を比較し、識別符号更
新用加算回路（ＡＤＤ１）の出力が自己の識別符号と等
しい時には、自己識別符号回避用データ出力回路（ＭＰ
Ｘ０）によって、第２の識別符号更新用加算回路（ＡＤ
Ｄ２）に与えるデータを「１」にするので、自己の識別
符号は転送先識別符号レジスタ（ＲＩ）に記憶されな
い。 ＜実施例３＞図１１は図４の転送先識別符号更新回路
（ＲＩ）の異なる実施例である。図４の実施例では、プ
ロセッサ台数は２のｎ乗の台数に制限されているが、図
１１の実施例では、以下の構成となっている。

【００８２】 現在の識別符号ＲＩにＭＤＩの値を加
算する識別符号更新用加算回路（ＡＤＤ１）。 この識別符号更新用加算回路（ＡＤＤ１）で作成さ
れた新たな転送先識別符号ＲＩと総プロセッサ数とを比
較するプロセッサ数比較回路（ＣＭＰ１）。

【００８３】 比較回路（ＣＭＰ１）の比較結果と総
プロセッサとが入力され、比較結果がプロセッサ台数台
がＲＩの値を上回っているとき「プロセッサ台数」を出
力し、そうでないとき「０」を出力する選択出力回路
（ＭＰＸ１）。

【００８４】 識別符号更新用加算回路（ＡＤＤ１）
で作成された新しい転送先識別符号ＲＩの値から総プロ
セッッサ台数を減算する減算回路（ＳＵＢ０）。 識別符号レジスタ（ＲＩ）。 そして、比較回路（ＣＭＰ１）がアドレス更新用加算回
路（ＡＤＤ０）の出力とプロセッサエレメントの数を比
較し、アドレス更新用加算回路（ＡＤＤ１）の方が符号
無し２進数（正数を表す２進数のこと）として、プロセ
ッサ台数以上のときに、減算回路（ＳＵＢ０）によって
プロセッサ台数を引くことによって、任意のプロセッサ
台数でも、転送先識別符号レジスタ（ＲＩ）の値が台数
を越えないように制限することが出来る。 ＜実施例４＞図１２はメモリ書込回路（ＭＷ）の異な
る、実施例である。このように、受信側で書込アドレス
にアドレス値をずらすオフセット値を加えるオフセット
加算回路（ＡＤＤ３）を設けることによって、受信側の
領域をプロセッサ毎に異なるアドレスに置くことができ
る。 ＜実施例５＞図１３はパケット生成手段（ＰＣ）の変形
例を示し、転送先識別符号が同一の転送用データが続く
とき、その転送先識別符号とともに連続する転送用デー
タ及びアドレスを１つのパケットにまとめる連続パケッ
ト化機能を有する。

【００８５】本実施例でパケット生成手段（ＰＣ）と前
記転送先識別符号レジスタ（ＲＩ）との間に、識別符号
保持回路（ＬＩ）と、識別符号比較回路（ＣＬＩ）が接
続されている。識別符号保持回路（ＬＩ）は各パケット
の転送時にそのパケットの識別符号を記憶する。識別符
号比較回路（ＣＬＩ）は新たなパケットの送信時に転送
先識別符号レジスタ（ＲＩ）からの識別符号と識別符号
保持回路（ＬＩ）に記憶されている一つ前の識別符号と
を比較する。転送先識別符号レジスタ（ＲＩ）からの識
別符号と識別符号保持回路（ＬＩ）に記憶されている識
別符号とが等しいとき、パケット生成手段（ＰＣ）は、
転送先アドレス保持部（ＲＡ）の転送先アドレスとデー
タ保持レジスタ（ＲＤ）のデータのみをネットワーク制
御回路（ＮＣ−０）に送る。

【００８６】図１４は実施例１でのパケット生成と実施
例５でのパケット生成の違いを示したもので、パケット
生成手段（ＰＣ）からネットワーク制御回路（ＮＣ−
０）に送られるデータを表している。図１４（１）は図
９でのデータ転送の始めの２つのパケットを実施例１の
方法で送った場合について表しており、図１４（２）は
同じデータについて実施例５の方式で送った場合を表し
ている。

【００８７】実施例５では、図１４（２）のように、デ
ータの幅を１ビット増やし、識別符号を送るときは、こ
の識別符号用ビットを１にすることによって、識別符号
が送られたかどうかが分かるようにしてある。このた
め、ネットワーク制御回路（ＮＣ−０）は、パケット生
成手段（ＰＣ）から送られてきたデータが識別符号を含
むか否を判断できる。そして、ネットワーク制御回路
（ＮＣ−０）は、識別符号用ビットに新たな「１」が立
つまでは１つのパケットが送られて来ているものと判断
して、同じプロセッサにデータを送り続ける。

【００８８】この実施例では、ネットワーク制御回路
（ＮＣ−０）やネットワーク（ＮＷ）は同一プロセッサ
宛のデータが続くときに最初のデータに対してのみ送り
先のプロセッサを指定すればよいのでネットワークの設
定に要する時間を減少させることができる。また、ネッ
トワークを流れるデータの量も減らすことができる。

【００８９】

【発明の効果】本発明による方法、装置でプロセッサ間
の通信を制御することによって、データの通信とそのデ
ータの作成をオーバーラップして実行することができ、
また、転送先の決定にプロセッサでの処理時間を必要と
しないために、システムの実行効率を上げることができ
る。

【図面の簡単な説明】

【図１】 本発明の動作原理図

【図２】 本発明に係る並列計算機の概要を示すブロッ
ク図

【図３】 本発明の装置の原理ブロック図

【図４】 本発明の実施例を示すブロック図

【図５】 転送先識別符号及び転送先アドレスの更新処
理を示すフローチャート図

【図６】 全プロセッサにおける、更新制御用テーブル
（ＲＣＣ）、アドレス更新情報メモリ（ＭＤＡ）、識別
符号更新情報メモリ（ＭＤＩ）の設定例を示す図

【図７】 転送先識別符号レジスタ（ＲＩ）、転送先ア
ドレスレジスタ（ＲＡ）、下限アドレスレジスタ（ＲＬ
Ｏ）、上限アドレスレジスタ（ＲＨＯ）の設定例を示す
図

【図８】 図６，７の初期設定値に基づくデータ転送例
を示した図

【図９】 図８におけるデータ転送のタイミングチャー
ト図

【図１０】転送先識別符号更新手段の他の実施例を示し
たブロック図

【図１１】転送先識別符号更新手段の更に他の実施例を
示したブロック図

【図１２】メモリ書込手段におけるアドレス変更のため
のオフセット加算手段を示したブロック図

【図１３】パケット生成手段（ＰＣ）の変形例を示すブ
ロック図

【図１４】実施例１でのパケット生成と実施例５でのパ
ケット生成の違いを示した図で、（１）は図９でのデー
タ転送の始めの２つのパケットを実施例１の方法で送っ
た場合、（２）は同じデータについて実施例５の方式で
送った場合を表している。

【符号の説明】

（ＣＰＵ） プロセッサ （ＭＭ） メモリ （Ｃ0・・Ｃn） 通信制御手段 （Ｐ0・・Ｐn） プロセッサエレメント （ＮＷ） ネットワーク （ＷＣ） 送信用データ検出手段 （ＲＩ−Ｍ） 転送先識別符号生成手段 （ＲＡ−Ｍ） 転送先アドレス生成手段 （ＮＣ−０） 送信手段 （ＮＣ−１） 受信手段 （ＭＷ） メモリ書込手段 （ＡＤＤ１） 識別符号更新手段 （ＡＤＤ０） 転送先アドレス更新手段 （１００） 自己指定回避手段 （ＰＣ） パケット生成手段 （ＰＤ） パケット分解手段 （ＯＡＤＤ） オフセット加算手段 （ＷＭ） 書き込み制御手段 （ＲＨＯ） 上限アドレス登録部 （ＲＬＯ） 下限アドレス登録部 （ＤＥ） データ検出用領域設定手段 （ＪＵ） 判定手段 （ＣＨＯ） 上限アドレス比較手段 （ＣＬＯ） 下限アドレス比較手段 （ＡＮＤ） 判定結果出力手段 （ＲＤ） データ保持部 （ＲＩ） 転送先識別符号保持部 （ＭＤＩ） 識別符号更新情報メモリ （ＡＤＤ１） 識別符号更新用加算手段 （ＣＣ） 更新制御用カウンタ （ＲＣＣ） 更新制御用テーブル （ＲＡ） 転送先アドレス保持部 （ＭＤＡ） アドレス更新情報メモリ （ＡＤＤ０） アドレス更新用加算手段

Claims (22)

【特許請求の範囲】
1. 【請求項１】 プロセッサ（ＣＰＵ）と、メモリ（Ｍ
   Ｍ）と、通信制御手段（Ｃ0・・Ｃn）とをそれぞれ有す
   る複数のプロセッサエレメント（Ｐ0・・Ｐn）を備え、
   前記各プロセッサエレメントの通信制御手段（Ｃ0・・
   Ｃn）をネットワーク（ＮＷ）で相互に接続して構成し
   た分散メモリ型の並列計算機において、 プロセッサ（ＣＰＵ）からメモリ（ＭＭ）へのデータの
   書き込みを監視して特定の領域への書き込みを送信用デ
   ータとして検出し（工程（ａ））、 送信用データに予め求めておいた転送先識別符号（Ｍ
   Ｋ）と転送先アドレス（ＡＤ）を付加し（工程
   （ｂ））、 前記転送先識別符号に従って決定される受信側プロセッ
   サエレメントに前記送信用データを送信し（工程
   （ｃ））、 受信側プロセッサエレメントのメモリ（ＭＭ）に前記転
   送先アドレスに従って送信データを格納する（工程
   （ｄ））ことを特徴とする並列計算機の通信制御方法。
2. 【請求項２】 前記転送先識別符号と転送先アドレスを
   送信用データの送信毎に更新することを特徴とする請求
   項１記載の並列計算機の通信制御方法。
3. 【請求項３】 プロセッサエレメントが２のｎ乗の台数
   あり、転送先識別符号のビット幅を台数を表現できる最
   小の幅とすることを特徴とする請求項２記載の並列計算
   機の通信制御方法。
4. 【請求項４】 送信用データと、転送先識別符号と、転
   送先アドレスとをパケット化して送信することを特徴と
   する請求項１記載の並列計算機の通信制御方法。
5. 【請求項５】 転送先識別符号が同一の転送用データが
   続くとき、連続する転送用データを１つのパケットにま
   とめて送信することを特徴とする請求項４記載の並列計
   算機の通信制御方法。
6. 【請求項６】 転送先プロセッサエレメントに自己のプ
   ロセッサエレメントを含まないことを特徴とする請求項
   １記載の並列計算機の通信制御方法。
7. 【請求項７】 転送先プロセッサエレメントにおいて、
   書込アドレスにオフセット値を加えて転送先での書き込
   み位置を変更することを特徴とする請求項１記載の並列
   計算機の通信制御方法。
8. 【請求項８】 前記転送用データを書き込むべき特定の
   領域に実メモリを置かず他プロセッサ（ＣＰＵ）への転
   送専用の領域とすることを特徴とする請求項１記載の並
   列計算機の通信制御方法。
9. 【請求項９】 転送先メモリ（ＭＭ）への転送データの
   書き込みは一番下位のアドレスから順に書き込むように
   したことを特徴とする請求項１記載の並列計算機の通信
   制御方法。
10. 【請求項１０】 プロセッサ（ＣＰＵ）と、メモリ（Ｍ
    Ｍ）と、通信制御手段（Ｃ0・・Ｃn）とをそれぞれ有す
    る複数のプロセッサエレメント（Ｐ0・・Ｐn）を備え、
    前記各プロセッサエレメントの通信制御手段（Ｃ0・・
    Ｃn）をネットワーク（ＮＷ）で相互に接続して構成し
    た分散メモリ型の並列計算機において、 前記通信制御手段（Ｃ0・・Ｃn）は、 前記プロセッサ（ＣＰＵ）で生成され、前記メモリ
    （ＭＭ）に記録されるデータの内、所定のアドレスに該
    当するデータを検出する送信用データ検出手段（ＷＣ）
    と、 送信用データの転送先プロセッサエレメントの識別
    符号を生成する転送先識別符号生成手段（ＲＩ−Ｍ）
    と、 転送先プロセッサエレメントにおけるメモリ（Ｍ
    Ｍ）のデータ格納アドレスを生成する転送先アドレス生
    成手段（ＲＡ−Ｍ）と、 送信用データ検出手段（ＷＣ）で検出された送信用
    データ、転送先識別符号生成手段（ＲＩ−Ｍ）で生成し
    た識別符号、及び、転送先アドレス生成手段（ＲＡ−
    Ｍ）で生成したアドレスをネットワーク（ＮＷ）に送出
    する送信手段（ＮＣ−０）と、 他のプロセッサエレメントから送られてきた前記送
    信用データ、識別符号及び送信用データを受信する受信
    手段（ＮＣ−１）と、 受信手段（ＮＣ−１）で受信したデータを、同じく
    受信したアドレス情報に従ってメモリ（ＭＭ）に書き込
    むメモリ書込手段（ＭＷ）と、 を備えることを特徴とする並列計算機の通信制御装置。
11. 【請求項１１】 前記転送先識別符号生成手段（ＲＩ−
    Ｍ）は前記転送先識別符号を送信用データの送信毎に更
    新する識別符号更新手段（ＡＤＤ１）を有するととも
    に、 前記転送先アドレス生成手段（ＲＡ−Ｍ）は前記転送先
    アドレスを送信用データの送信毎に更新する転送先アド
    レス更新手段（ＡＤＤ０）を有することを特徴とする請
    求項１０記載の並列計算機の通信制御装置。
12. 【請求項１２】 プロセッサエレメントが２のｎ乗の台
    数あり、転送先識別符号のビット幅を台数を表現できる
    最小の幅とすることを特徴とする請求項１１記載の並列
    計算機の通信制御装置。
13. 【請求項１３】 前記識別符号更新手段（ＡＤＤ１）
    は、更新された識別符号が自己プロセッサエレメントを
    示すとき、その更新識別符号をさらに更新する自己指定
    回避手段（１００）を有することを特徴とする請求項１
    １記載の並列計算機の通信制御装置。
14. 【請求項１４】 前記送信用データ検出手段（ＷＣ）で
    検出された送信用データ、転送先識別符号生成手段（Ｒ
    Ｉ−Ｍ）で生成した識別符号、及び、転送先アドレス生
    成手段（ＲＡ−Ｍ）で生成したアドレスをパケット化す
    るパケット生成手段（ＰＣ）を備え、 前記送信手段（ＮＣ−０）は、パケット生成手段（Ｐ
    Ｃ）によるパケットをネットワーク（ＮＷ）に送出し、
    前記受信手段（ＮＣ−１）は、ネットワーク（ＮＷ）を
    通じて他のプロセッサエレメントから送られてきたパケ
    ットを受信し、前記メモリ書込手段（ＭＷ）は、受信手
    段（ＮＣ−１）で受信したパケットを分解するパケット
    分解手段（ＰＤ）を有し、このパケット分解手段（Ｐ
    Ｄ）でパケットを分解して得られたデータを、同様にし
    て得られたアドレス情報に従ってメモリ（ＭＭ）に書き
    込むことを特徴とする請求項１０記載の並列計算機の通
    信制御装置。
15. 【請求項１５】 前記パケット生成手段（ＰＣ）は、転
    送先識別符号が同一の転送用データが続くとき、その転
    送先識別符号とともに連続する転送用データ及びアドレ
    スを１つのパケットにまとめる連続パケット化機能を有
    することを特徴とする請求項１４記載の並列計算機の通
    信制御装置。
16. 【請求項１６】 前記メモリ書込手段（ＭＷ）は、受信
    した書込アドレスにオフセット値を加えるオフセット加
    算手段（ＯＡＤＤ）を有することを特徴とする請求項１
    ０記載の並列計算機の通信制御装置。
17. 【請求項１７】 前記メモリ書込手段（ＭＷ）は、転送
    先メモリ（ＭＭ）への転送データの書き込みを一番下位
    のアドレスから順に書き込む書き込み制御手段（ＷＭ）
    を有することを特徴とする請求項１０記載の並列計算機
    の通信制御装置。
18. 【請求項１８】 前記送信用データ検出手段（ＷＣ）
    は、 検出すべきデータの上限のアドレスを記憶する
    上限アドレス登録部（ＲＨＯ）及び検出すべきデータの
    下限のアドレスを記憶する下限アドレス登録部（ＲＬ
    Ｏ）とで構成されるデータ検出用領域設定手段（ＤＥ）
    と、 プロセッサ（ＣＰＵ）から出力されるデータの
    書込アドレスがデータ検出用領域設定手段（ＤＥ）で設
    定された領域内か否かを判断する判定手段（ＪＵ）とを
    備え、 プロセッサ（ＣＰＵ）から出力されるデータの書込アド
    レスがデータ検出用領域設定手段（ＤＥ）で設定された
    領域内であると判断されたとき、その領域内のデータを
    出力することを特徴とする請求項１０記載の並列計算機
    の通信制御装置。
19. 【請求項１９】 前記判定手段（ＪＵ）は、プロセッサ
    （ＣＰＵ）から出力されるデータの書込アドレスが上限
    アドレス登録部（ＲＨＯ）に記憶された上限のアドレス
    未満あるいは以下であるか否かを判定する上限アドレス
    比較手段（ＣＨＯ）と、 プロセッサ（ＣＰＵ）から出力されるデータの書込アド
    レスが下限アドレスレジスタ（ＲＬＯ）に記憶された下
    限のアドレス以上あるいは越えるか否かを判断する下限
    アドレス比較手段（ＣＬＯ）と、 上限アドレス比較手段（ＣＨＯ）と下限アドレス比較手
    段（ＣＬＯ）の出力を受け、プロセッサ（ＣＰＵ）から
    出力されるデータの書込アドレスが上限アドレス登録部
    （ＲＨＯ）に記憶された上限のアドレス未満あるいは以
    下で、かつ、プロセッサ（ＣＰＵ）から出力されるデー
    タの書込アドレスが下限アドレスレジスタ（ＲＬＯ）に
    記憶された下限のアドレス以上あるいは越えている場
    合、データ検出用領域内のデータである旨の判定信号を
    出力する判定結果出力手段（ＡＮＤ）とを備えているこ
    とを特徴とする請求項１８記載の並列計算機の通信制御
    装置。
20. 【請求項２０】 前記送信用データ検出手段（ＷＣ）で
    検出されたデータ検出用領域内のデータを一時的に保持
    するデータ保持部（ＲＤ）を有することを特徴とする請
    求項１８記載の並列計算機の通信制御装置。
21. 【請求項２１】 前記転送先識別符号生成手段（ＲＩ−
    Ｍ）は、転送先識別符号を格納した転送先識別符号保持
    部（ＲＩ）、転送先識別符号の更新用情報を登録してあ
    る識別符号更新情報メモリ（ＭＤＩ）、転送先識別符号
    保持部（ＲＩ）に格納された転送先識別符号に識別符号
    更新情報メモリ（ＭＤＩ）に登録された更新用情報を加
    算して新識別符号を生成して転送先識別符号保持部（Ｒ
    Ｉ）に送る識別符号更新用加算手段（ＡＤＤ１）、初期
    値「ｍ」が設定されデータの転送毎に「ｍ」から減算さ
    れる更新制御用カウンタ（ＣＣ）、更新制御用カウンタ
    （ＣＣ）が「０」になったとき更新制御用カウンタ（Ｃ
    Ｃ）に与える初期値「ｍ」を登録してある更新制御用テ
    ーブル（ＲＣＣ）とを有し、 前記転送先識別符号保持部（ＲＩ）はデータ転送に際
    し、転送先識別符号を通信手段に送信するとともに識別
    符号更新用加算手段（ＡＤＤ１）に送信し、同時に更新
    制御用カウンタ（ＣＣ）が減算され、更新制御用カウン
    タ（ＣＣ）が「０」でないとき、前記識別符号更新用加
    算手段（ＡＤＤ１）で転送先識別符号に識別符号更新情
    報メモリ（ＭＤＩ）に登録された更新用情報を加算する
    ことで新識別符号を生成して前記転送先識別符号保持部
    （ＲＩ）に格納し、更新制御用カウンタ（ＣＣ）が
    「０」のとき、更新制御用カウンタ（ＣＣ）に更新制御
    用制御テーブル（ＲＣＣ）に登録してある初期値「ｍ」
    を与えることを特徴とする請求項１０記載の並列計算機
    の通信制御装置。
22. 【請求項２２】 前記転送先アドレス生成手段（ＲＡ−
    Ｍ）は、転送先アドレスを格納した転送先アドレス保持
    部（ＲＡ）、転送先アドレスの更新用情報を登録してあ
    るアドレス更新情報メモリ（ＭＤＡ）、転送先アドレス
    保持部（ＲＡ）に格納された転送先アドレスにアドレス
    更新情報メモリ（ＭＤＡ）に登録された更新用情報を加
    算して新転送先アドレスを生成して前記転送先アドレス
    保持部（ＲＡ）に送るアドレス更新用加算手段（ＡＤＤ
    ０）、初期値「ｍ」が設定されデータの転送毎に「ｍ」
    から減算される更新制御用カウンタ（ＣＣ）、更新制御
    用カウンタ（ＣＣ）が「０」になったとき更新制御用カ
    ウンタ（ＣＣ）に与える初期値「ｍ」を登録してある更
    新制御用テーブル（ＲＣＣ）とを有し、 前記転送先アドレス保持部（ＲＡ）はデータ転送に際
    し、転送先アドレスを通信手段に送信するとともにアド
    レス更新用加算手段（ＡＤＤ０）に送信し、同時に更新
    制御用カウンタ（ＣＣ）が減算され、更新制御用カウン
    タ（ＣＣ）が「０」でないとき、アドレス更新用加算手
    段（ＡＤＤ０）で転送先アドレスにアドレス更新情報メ
    モリ（ＭＤＡ）に登録された更新用情報を加算すること
    で新転送先アドレスを生成して前記転送先アドレス保持
    部（ＲＡ）に格納し、 更新制御用カウンタ（ＣＣ）が「０」のとき、更新制御
    用カウンタ（ＣＣ）に更新制御用制御テーブル（ＲＣ
    Ｃ）に登録してある初期値「ｍ」を与えることを特徴と
    する請求項１０記載の並列計算機の通信制御装置。