JPH0546954B2 - - Google Patents
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- JPH0546954B2 JPH0546954B2 JP59105586A JP10558684A JPH0546954B2 JP H0546954 B2 JPH0546954 B2 JP H0546954B2 JP 59105586 A JP59105586 A JP 59105586A JP 10558684 A JP10558684 A JP 10558684A JP H0546954 B2 JPH0546954 B2 JP H0546954B2
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- circuit
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は表示装置の駆動方式の回路構成に関す
るものである。
るものである。
デイジタル画像処理は近年益々盛んになり、小
型機器にも液晶などの画像表示が使用され、その
駆動方法も改良が加えられつつある。
型機器にも液晶などの画像表示が使用され、その
駆動方法も改良が加えられつつある。
本発明は表示装置のマトリツクス駆動に於ける
駆動回路を構成する集積回路の耐圧を軽減する構
成を提供するものである。
駆動回路を構成する集積回路の耐圧を軽減する構
成を提供するものである。
従来、液晶例えばツイストネマチツク液晶やゲ
ストホスト液晶あるいは螢光体を絶縁基板上に複
数の電極を平行に配置した二枚の電極板間に挾持
し、各対向電極間の電位差を制御して前記平行配
置された電極によつて構成される画素を独立に選
択駆動させるいわゆるマトリツクス駆動は公知で
ある。
ストホスト液晶あるいは螢光体を絶縁基板上に複
数の電極を平行に配置した二枚の電極板間に挾持
し、各対向電極間の電位差を制御して前記平行配
置された電極によつて構成される画素を独立に選
択駆動させるいわゆるマトリツクス駆動は公知で
ある。
この場合一方のタイミング電極板の複数の電極
線には順次に時間の函数である一定波形のタイミ
ング電圧を印加し、他方の画素駆動選択の画素電
極板の複数の電極線には各々独立に時間と表示情
報の函数である電圧を印加する。例えば任意のタ
イミング電極線に対して、差電圧を増加する方向
とするか減少とする方向とするかを、表示すべき
情報と画素がどのタイミング電極線に対応して配
置されるかに従つて、画素電極板の電圧波形を定
める。
線には順次に時間の函数である一定波形のタイミ
ング電圧を印加し、他方の画素駆動選択の画素電
極板の複数の電極線には各々独立に時間と表示情
報の函数である電圧を印加する。例えば任意のタ
イミング電極線に対して、差電圧を増加する方向
とするか減少とする方向とするかを、表示すべき
情報と画素がどのタイミング電極線に対応して配
置されるかに従つて、画素電極板の電圧波形を定
める。
このようなマトリツクス駆動において任意の画
素を取上げてこの画素に印加する電圧を吟味する
と、あるタイミング電極線上の画素が選択される
位相に於ける画素選択駆動電圧と、画素が非選択
の位相に於ける画素駆動電圧すなわち画素バイア
ス駆動電圧とに分類される。タイミング位相の異
なるｎ本のタイミング電極線を持つｎ桁マトリク
スに於いては、画素選択駆動電圧の振幅が画素バ
イアス駆動電圧を振幅の大略√倍の時が最もコ
ントラストがよくなる。このことはマトリクスの
桁数ｎの増加とともにタイミング電圧が上昇する
ことを示している。
素を取上げてこの画素に印加する電圧を吟味する
と、あるタイミング電極線上の画素が選択される
位相に於ける画素選択駆動電圧と、画素が非選択
の位相に於ける画素駆動電圧すなわち画素バイア
ス駆動電圧とに分類される。タイミング位相の異
なるｎ本のタイミング電極線を持つｎ桁マトリク
スに於いては、画素選択駆動電圧の振幅が画素バ
イアス駆動電圧を振幅の大略√倍の時が最もコ
ントラストがよくなる。このことはマトリクスの
桁数ｎの増加とともにタイミング電圧が上昇する
ことを示している。
しかし通常の安価なＣ／MOS集積回路の耐圧
は大体20V〜22Vであつて、液晶駆動の桁数が
100を越えるようになると√100倍すなわちバイア
ス電圧の10倍のタイミング電圧が必要になる。マ
トリクス駆動の原理から明らかなように、マトリ
クス駆動ではタイミング駆動電圧と画素駆動電圧
の差が意味をもつ。従つてタイミング電極電圧と
画素電極電圧から等しい電圧を差し引いたり加え
たりする手法を用いて両駆動回路の電源電圧を近
付けることによりタイミグ駆動回路の回路電圧を
低下させて用いるのが普通である。
は大体20V〜22Vであつて、液晶駆動の桁数が
100を越えるようになると√100倍すなわちバイア
ス電圧の10倍のタイミング電圧が必要になる。マ
トリクス駆動の原理から明らかなように、マトリ
クス駆動ではタイミング駆動電圧と画素駆動電圧
の差が意味をもつ。従つてタイミング電極電圧と
画素電極電圧から等しい電圧を差し引いたり加え
たりする手法を用いて両駆動回路の電源電圧を近
付けることによりタイミグ駆動回路の回路電圧を
低下させて用いるのが普通である。
本発明は第１のパルス発生回路上に重ねて第２
のパルス発生回路を作り、その最終タイミング駆
動の出力電圧振巾を第１あるいは第２のパルス発
生回路の電源電圧よりも大にする構成である。特
に液晶駆動用ICの耐圧設計上の負担を軽減でき
る。
のパルス発生回路を作り、その最終タイミング駆
動の出力電圧振巾を第１あるいは第２のパルス発
生回路の電源電圧よりも大にする構成である。特
に液晶駆動用ICの耐圧設計上の負担を軽減でき
る。
第１図は本発明の最も簡単な原理を示す図であ
る。マトリツクス駆動に於てはタイミング波形は
表示情報に依存しないで常に一定の波形でありこ
の波形を用いて高電圧のタイミング波形を作る。
第１図に於て１０は第１の駆動回路、１１は直流
電源、１２は第２の駆動回路である。V1(t)はパ
ルス電圧波形を示す。ここで電源１１との関係で
得られるV2(t)＝V1(t)−VDなる電位V2(t)を考え
る。V2(t)はV1(t)に直流電源１１を重ねるか、あ
るいはV1(t)のピーク値を0Vにクランプする回路
により容易に実現できる。
る。マトリツクス駆動に於てはタイミング波形は
表示情報に依存しないで常に一定の波形でありこ
の波形を用いて高電圧のタイミング波形を作る。
第１図に於て１０は第１の駆動回路、１１は直流
電源、１２は第２の駆動回路である。V1(t)はパ
ルス電圧波形を示す。ここで電源１１との関係で
得られるV2(t)＝V1(t)−VDなる電位V2(t)を考え
る。V2(t)はV1(t)に直流電源１１を重ねるか、あ
るいはV1(t)のピーク値を0Vにクランプする回路
により容易に実現できる。
第２図に第１図をやや具体化した例を示す。第
２図で２０は第１の駆動回路でパルス源回路、２
１はコンデンサ、２２はクランプ用ダイオードで
ある。２６は第２の駆動回路である。第２図に於
ては第２の駆動回路のハイレベルはV1(t)、ロー
レベルはV2(t)になる。従つて第２の駆動回路２
６の出力V3(t)の取り得るレベルは第４図の波形
に示すV5(t)又はV4（＝０）になる。
２図で２０は第１の駆動回路でパルス源回路、２
１はコンデンサ、２２はクランプ用ダイオードで
ある。２６は第２の駆動回路である。第２図に於
ては第２の駆動回路のハイレベルはV1(t)、ロー
レベルはV2(t)になる。従つて第２の駆動回路２
６の出力V3(t)の取り得るレベルは第４図の波形
に示すV5(t)又はV4（＝０）になる。
第３図に於ては第２の駆動回路２６のハイレベ
ルをV1(t)ローレベルをV2(t)とする電源電圧の変
動を示している。第４図に於ては第３図の如き電
源電圧のV1(t)のハイレベル時に第２の駆動回路
がV1(t)を選択し、ローベル時にV2(t)を選択した
場合の出力波形をV5(t)、逆にV1(t)のハイレベル
時にV2(t)を選択し、V1(t)のローレベル時にV1(t)
を選択した場合の波形をV4(t)（＝０）に示す。
第２の駆動回路２６が正負の電源電圧のいずれか
を選択する２値のレベルの出力回路であつても、
その出力を変動電源電圧波形と合成することによ
り、出力の電位としてV5(t)とV4(t)（＝０）の任
意の組合せで３値などの駆動波形ができることに
なる。
ルをV1(t)ローレベルをV2(t)とする電源電圧の変
動を示している。第４図に於ては第３図の如き電
源電圧のV1(t)のハイレベル時に第２の駆動回路
がV1(t)を選択し、ローベル時にV2(t)を選択した
場合の出力波形をV5(t)、逆にV1(t)のハイレベル
時にV2(t)を選択し、V1(t)のローレベル時にV1(t)
を選択した場合の波形をV4(t)（＝０）に示す。
第２の駆動回路２６が正負の電源電圧のいずれか
を選択する２値のレベルの出力回路であつても、
その出力を変動電源電圧波形と合成することによ
り、出力の電位としてV5(t)とV4(t)（＝０）の任
意の組合せで３値などの駆動波形ができることに
なる。
第５図は考えによりビデオ表示用のタイミング
パルスを合成した場合の例を示す波形図である。
第５図のＡ，Ｂは短時間交流のくり返し波形、
Ｃ，Ｄはフレーム毎反転、Ｅ，Ｆはパルス幅変調
の場合の波形で、それぞれ前記Ａ，Ｃに類するも
のであるが、パルス幅をＡ，Ｃより狭くしてあ
る。V5(t)の電圧振巾はV1(t)の２倍になつており、
かつV5(t)とV4(t)の任意の組合せ波形が取り得る。
しかも第２の駆動回路の動作電源電圧はVDであ
る。第６図Ｃに示すごとく、接地レベルをICに
接続して用いることもできる。この場合には、雑
音の少ない低インピーダンスの０レベルを、V1
(t)とV2(t)の組合せによることなく直接選択でき、
これを使えばパルス幅変調も容易である。例えば
タイミングパルス巾変調で全体の駆動電圧の温度
補正に使用できる。本願の考えを採用する事によ
り例えば耐圧20Vの液晶駆動ICを用いて40Vの電
圧振巾（ピーク−ピーク間）のタイミング信号を
取出す事ができる。
パルスを合成した場合の例を示す波形図である。
第５図のＡ，Ｂは短時間交流のくり返し波形、
Ｃ，Ｄはフレーム毎反転、Ｅ，Ｆはパルス幅変調
の場合の波形で、それぞれ前記Ａ，Ｃに類するも
のであるが、パルス幅をＡ，Ｃより狭くしてあ
る。V5(t)の電圧振巾はV1(t)の２倍になつており、
かつV5(t)とV4(t)の任意の組合せ波形が取り得る。
しかも第２の駆動回路の動作電源電圧はVDであ
る。第６図Ｃに示すごとく、接地レベルをICに
接続して用いることもできる。この場合には、雑
音の少ない低インピーダンスの０レベルを、V1
(t)とV2(t)の組合せによることなく直接選択でき、
これを使えばパルス幅変調も容易である。例えば
タイミングパルス巾変調で全体の駆動電圧の温度
補正に使用できる。本願の考えを採用する事によ
り例えば耐圧20Vの液晶駆動ICを用いて40Vの電
圧振巾（ピーク−ピーク間）のタイミング信号を
取出す事ができる。
本願の回路構成は特に第２の駆動回路をＣ／
MOS−IC構成とし、液晶表示素子を駆動した場
合に低電力、高効率の効果を得ることができる。
MOS−IC構成とし、液晶表示素子を駆動した場
合に低電力、高効率の効果を得ることができる。
第６図は本発明の各種実施例を示す回路であ
る。第６図のＡはダイオードクランプ、Ｂはトラ
ンジスタクランプ、Ｃは電界効果トランジスタク
ランプの各実施例を示す。６０は第１の駆動回路
でパルス発生回路であり電源電圧VDでパルス波
高値VDのパルスを発生する。６１，６３は直流
カツト用のコンデンサ、６２，６４はクランプ回
路のスイツチング用ダイオードで、コンデンサ６
１とダイオード６２が第１のクランプ回路、コン
デンサ６３とダイドード６４が第２のクランプ回
路を構成し、第２の駆動回路６６はこれら二つの
クランプ回路の出力の差の電圧で駆動される。ク
ランプ用ダイオードには、シリコンダイオードあ
るいは順方向電圧降下の少ない即応答性のシヨト
キーバリアダイオードを用いるとよい。第６図Ｂ
の６５はバイポーラトランジスタ、第６図Ｃの６
７は電界効果トランジスタでいずれもスイツチン
グ素子であり、スイツチング制御用の信号をベー
スもしくはゲートに印加しなければならない手間
はかかるが、クランプ時の電圧降下が少いので非
常に良好なクランプが行える。６６，６８，６９
は第２の駆動回路である。第６図Ｃでは、第２の
駆動回路６８をカウンタ（パルス計数回路）、デ
コーダ、排他的オアゲートおよびインバータ等に
より構成しており、この図では１ブロツクだけ示
してあるが、このような回路ブロツク６８をタイ
ミング電極の数だけ並列にIC内に配置してある。
第１の駆動回路６０が発生するパルス信号がカウ
ンタおよび排他的オアゲートに入力され、カウン
タの計数値がタイミング電極の番号に相当するの
であつて、これをデコーダが検出して排他的オア
ゲートを操作し、第２の駆動回路への印加電圧
V1(t)、V2(t)の時系列的な選択組合せを制御して
出力V3(t)を合成し、それぞれのタイミング電極
に与えるのである。本実施例ではカウンタやゲー
トへの入力端子が固定接地されているが、第２駆
動回路６８への印加電源電圧V1(t)、V2(t)がこれ
まで述べてきた原理により変動してカウンタやゲ
ート自体の電位が上下するので、電源線電位を基
準に見ると接地電位は相対的に変動して観測さ
れ、これらの回路要素は接地電位の入力端子から
パルス信号を受け取ることができる。出力V3(t)
には第５図に示されるごときものがある。
る。第６図のＡはダイオードクランプ、Ｂはトラ
ンジスタクランプ、Ｃは電界効果トランジスタク
ランプの各実施例を示す。６０は第１の駆動回路
でパルス発生回路であり電源電圧VDでパルス波
高値VDのパルスを発生する。６１，６３は直流
カツト用のコンデンサ、６２，６４はクランプ回
路のスイツチング用ダイオードで、コンデンサ６
１とダイオード６２が第１のクランプ回路、コン
デンサ６３とダイドード６４が第２のクランプ回
路を構成し、第２の駆動回路６６はこれら二つの
クランプ回路の出力の差の電圧で駆動される。ク
ランプ用ダイオードには、シリコンダイオードあ
るいは順方向電圧降下の少ない即応答性のシヨト
キーバリアダイオードを用いるとよい。第６図Ｂ
の６５はバイポーラトランジスタ、第６図Ｃの６
７は電界効果トランジスタでいずれもスイツチン
グ素子であり、スイツチング制御用の信号をベー
スもしくはゲートに印加しなければならない手間
はかかるが、クランプ時の電圧降下が少いので非
常に良好なクランプが行える。６６，６８，６９
は第２の駆動回路である。第６図Ｃでは、第２の
駆動回路６８をカウンタ（パルス計数回路）、デ
コーダ、排他的オアゲートおよびインバータ等に
より構成しており、この図では１ブロツクだけ示
してあるが、このような回路ブロツク６８をタイ
ミング電極の数だけ並列にIC内に配置してある。
第１の駆動回路６０が発生するパルス信号がカウ
ンタおよび排他的オアゲートに入力され、カウン
タの計数値がタイミング電極の番号に相当するの
であつて、これをデコーダが検出して排他的オア
ゲートを操作し、第２の駆動回路への印加電圧
V1(t)、V2(t)の時系列的な選択組合せを制御して
出力V3(t)を合成し、それぞれのタイミング電極
に与えるのである。本実施例ではカウンタやゲー
トへの入力端子が固定接地されているが、第２駆
動回路６８への印加電源電圧V1(t)、V2(t)がこれ
まで述べてきた原理により変動してカウンタやゲ
ート自体の電位が上下するので、電源線電位を基
準に見ると接地電位は相対的に変動して観測さ
れ、これらの回路要素は接地電位の入力端子から
パルス信号を受け取ることができる。出力V3(t)
には第５図に示されるごときものがある。
第７図は実際にマトリクス駆動を行なう場合の
タイミング駆動波形TP1、TP2と画素駆動電圧波
形Snの例を示してある。TP1、TP2は、既述のよ
うにVDの電源電圧による第１の駆動回路および
クランプ回路の出力であル第１および第２の２レ
ベル電圧の波形を、第22駆動回路により合成した
ピーク−ピーク間電圧2VDの３レベルのタイミン
グパルスであり、例えば±20Vのパルスである。
画素駆動電圧は低電圧例えば±2.5V程度で済む
ので第１の駆動回路は直接作成された２レベルの
電圧波形Snを示す。タイミングパルスはTP1、
TP2の如く隣り合つたタイミングパルスの極性を
反転させるので画素駆動信号Snの極性切換のタ
イミングは各タイミングパルス毎に一致して行な
う必要がない。又冗長な極性切換がなくて済む。
タイミング駆動波形TP1、TP2と画素駆動電圧波
形Snの例を示してある。TP1、TP2は、既述のよ
うにVDの電源電圧による第１の駆動回路および
クランプ回路の出力であル第１および第２の２レ
ベル電圧の波形を、第22駆動回路により合成した
ピーク−ピーク間電圧2VDの３レベルのタイミン
グパルスであり、例えば±20Vのパルスである。
画素駆動電圧は低電圧例えば±2.5V程度で済む
ので第１の駆動回路は直接作成された２レベルの
電圧波形Snを示す。タイミングパルスはTP1、
TP2の如く隣り合つたタイミングパルスの極性を
反転させるので画素駆動信号Snの極性切換のタ
イミングは各タイミングパルス毎に一致して行な
う必要がない。又冗長な極性切換がなくて済む。
第８図はマトリツク液晶パネルの場合の電極配
置を示しており、８１０はタイミング駆動回路、
８２０は画素駆動回路、８３０は液晶表示パネ
ル、８４２，８４４，８４６，８４８，８５０は
タイミング電極、８５０，８５２，８５４，８５
６，８５８は画素電極であり、互に8μｍ程のす
きまを置いて対向配置されその間にツイストネマ
チツク液晶材料が封入されている。
置を示しており、８１０はタイミング駆動回路、
８２０は画素駆動回路、８３０は液晶表示パネ
ル、８４２，８４４，８４６，８４８，８５０は
タイミング電極、８５０，８５２，８５４，８５
６，８５８は画素電極であり、互に8μｍ程のす
きまを置いて対向配置されその間にツイストネマ
チツク液晶材料が封入されている。
以上の如く本発明は耐圧の低い液晶駆動用IC
を用いても耐圧を越える振巾の駆動信号を得るこ
とができるのでICの低電圧化高効率化が実現で
きる。
を用いても耐圧を越える振巾の駆動信号を得るこ
とができるのでICの低電圧化高効率化が実現で
きる。
第１図は本発明の動作原理を示す図。第２図は
クランプ回路の構成図。第３図は第２の駆動回路
の電源電位を示す図。第４図は第２の駆動回路の
出力電位の可能レベルを示す図。第５図は本発明
の出力電圧波形図。第６図Ａ，Ｂ，Ｃはクランプ
回路例。第７図はマトリクス駆動の電圧波形図。
第８図はマトリクス駆動の電極配置図。 ６０，１０，２０……第１の駆動回路、１２，
２６，６６，６９，６８……第２の駆動回路、２
４……クランプ回路。
クランプ回路の構成図。第３図は第２の駆動回路
の電源電位を示す図。第４図は第２の駆動回路の
出力電位の可能レベルを示す図。第５図は本発明
の出力電圧波形図。第６図Ａ，Ｂ，Ｃはクランプ
回路例。第７図はマトリクス駆動の電圧波形図。
第８図はマトリクス駆動の電極配置図。 ６０，１０，２０……第１の駆動回路、１２，
２６，６６，６９，６８……第２の駆動回路、２
４……クランプ回路。
Claims (1)
- 【特許請求の範囲】 １ 表示素子を駆動する表示駆動回路において、
第１の駆動回路と、第２の駆動回路と、第３の駆
動回路を備え、第１のの駆動回路は接地に対して
時間の関数で出力電位が変動する矩形波電圧を出
力し、第３の駆動回路は第１の駆動回路の出力端
子に連結され、電源線は接地から分離しており、
該電源線から対接地電位が第１の駆動回路の出力
電位とともに変動する一対の一定の直流電圧を発
生し、第２の駆動回路は、電源線が第３の駆動回
路の電源線に連結されており、第１の駆動回路の
出力の電位変動に同期し、第２の駆動回路の電源
線の対接地電位範囲内の電位を選択してなる信号
を出力することを特徴とする表示駆動回路。 ２ 第３の駆動回路は接地から分離した直流電源
回路であり、かつ該直流電源回路の一端が前記第
１の駆動回路の出力線に連結された構成である事
を特徴とする特許請求の範囲第１項に記載の表示
駆動回路。 ３ 第３の駆動回路は、コンデンサと半導体スイ
ツチ回路素子から構成されるクランプ回路により
構成されている事を特徴とする特許請求の範囲第
１項に記載の表示駆動回路。 ４ 半導体スイツチ素子はダイオードである事を
特徴とする特許請求の範囲第３項に記載の表示駆
動回路。 ５ 半導体スイツチ素子はトランジスタである事
を特徴とする特許請求の範囲第３項に記載の表示
駆動回路。 ６ 第２の駆動回路は相補型絶縁ゲートトランジ
スタ集積回路で構成されている事を特徴とする特
許請求の範囲第１項に記載の表示駆動回路。 ７ 第２の駆動回路の選択する電位に接地電位が
含まれている事を特徴とする特許請求の範囲第１
項に記載の表示駆動回路。 ８ 第２の駆動回路は計数回路とデコーダ回路を
備え、表示素子をマトリクス駆動するときの、タ
イミング駆動信号を発生する回路である事を特徴
とする特許請求の範囲第１項に記載の費用地駆動
回路。 ９ マトリクス駆動のタイミング信号回路と画素
駆動回路を備え、画素駆動回路が対接地電位が固
定の定電圧源の電圧で作動し、出力波形が２値電
位レベルの波形であり、第２の駆動回路が該第２
の駆動回路の正負電源電位と接地電位を含む３値
タイミング信号を出力するタイミング回路を構成
することを特徴とする特許請求の範囲第１項に記
載の表示駆動回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105586A JPS60249191A (ja) | 1984-05-24 | 1984-05-24 | 表示駆動回路 |
| GB08513083A GB2161012B (en) | 1984-05-24 | 1985-05-23 | Display drive circuit |
| KR1019850003554A KR900005167B1 (ko) | 1984-05-24 | 1985-05-23 | 매트릭스형 액정표시장치의 선택전극 구동회로 |
| US07/091,300 US4843252A (en) | 1984-05-24 | 1987-08-27 | Selecting electrode drive circuit for a matrix liquid crystal display |
| HK606/88A HK60688A (en) | 1984-05-24 | 1988-08-11 | A selecting electrode drive circuit for a matrix liquid crystal display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105586A JPS60249191A (ja) | 1984-05-24 | 1984-05-24 | 表示駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60249191A JPS60249191A (ja) | 1985-12-09 |
| JPH0546954B2 true JPH0546954B2 (ja) | 1993-07-15 |
Family
ID=14411601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59105586A Granted JPS60249191A (ja) | 1984-05-24 | 1984-05-24 | 表示駆動回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4843252A (ja) |
| JP (1) | JPS60249191A (ja) |
| KR (1) | KR900005167B1 (ja) |
| GB (1) | GB2161012B (ja) |
| HK (1) | HK60688A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5986649A (en) * | 1995-01-11 | 1999-11-16 | Seiko Epson Corporation | Power circuit, liquid crystal display device, and electronic equipment |
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| JPS5738497A (en) * | 1980-08-19 | 1982-03-03 | Sharp Kk | Drive system for liquid crystal display unit |
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-
1984
- 1984-05-24 JP JP59105586A patent/JPS60249191A/ja active Granted
-
1985
- 1985-05-23 KR KR1019850003554A patent/KR900005167B1/ko not_active Expired
- 1985-05-23 GB GB08513083A patent/GB2161012B/en not_active Expired
-
1987
- 1987-08-27 US US07/091,300 patent/US4843252A/en not_active Expired - Lifetime
-
1988
- 1988-08-11 HK HK606/88A patent/HK60688A/xx not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5986649A (en) * | 1995-01-11 | 1999-11-16 | Seiko Epson Corporation | Power circuit, liquid crystal display device, and electronic equipment |
| US6317122B1 (en) | 1995-01-11 | 2001-11-13 | Seiko Epson Corporation | Power circuit, liquid crystal display device, and electronic equipment |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60249191A (ja) | 1985-12-09 |
| GB2161012A (en) | 1986-01-02 |
| US4843252A (en) | 1989-06-27 |
| KR900005167B1 (ko) | 1990-07-20 |
| KR850008083A (ko) | 1985-12-11 |
| GB2161012B (en) | 1987-11-04 |
| GB8513083D0 (en) | 1985-06-26 |
| HK60688A (en) | 1988-08-19 |
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