JPH0548003A - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JPH0548003A JPH0548003A JP20073191A JP20073191A JPH0548003A JP H0548003 A JPH0548003 A JP H0548003A JP 20073191 A JP20073191 A JP 20073191A JP 20073191 A JP20073191 A JP 20073191A JP H0548003 A JPH0548003 A JP H0548003A
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- Japan
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- output buffer
- oscillation
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- oscillator
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 230000010355 oscillation Effects 0.000 claims abstract description 29
- 239000013078 crystal Substances 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 6
- 230000002159 abnormal effect Effects 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 3
- 230000002411 adverse Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】
【構成】 水晶発振器用半導体集積装置において発振部
と出力バッファ部の電源系をそれぞれ別々の独立した電
源パッドで供給する。また発振部と出力バッファ部をデ
ジタル部で分離して配置する。また発振部自体も基板よ
り回り込むノイズを到達しにくい様基盤と反対電位のウ
ェルをデジタル部側及び出力バッファ側になる様レイア
ウトする。 【効果】 出力バッファからの電源電圧の変動等の悪影
響を発振部に与えない。また出力バッファ部のノイズを
デジタル部で吸収し発振部に到達しない。これらのレイ
アウトにより帰還発振及び異常発振を回避した性能の安
定した発振器を提供する。
と出力バッファ部の電源系をそれぞれ別々の独立した電
源パッドで供給する。また発振部と出力バッファ部をデ
ジタル部で分離して配置する。また発振部自体も基板よ
り回り込むノイズを到達しにくい様基盤と反対電位のウ
ェルをデジタル部側及び出力バッファ側になる様レイア
ウトする。 【効果】 出力バッファからの電源電圧の変動等の悪影
響を発振部に与えない。また出力バッファ部のノイズを
デジタル部で吸収し発振部に到達しない。これらのレイ
アウトにより帰還発振及び異常発振を回避した性能の安
定した発振器を提供する。
Description
【０００１】
【産業上の利用分野】本発明は発振器用半導体集積装置
のレイアウトに関する。
のレイアウトに関する。
【０００２】
【従来の技術】従来、発振器用半導体集積回路において
発振部に代表されるアナログ領域と分周部に代表される
デジタル領域が混在し、それぞれの領域は（１）まった
く分離しないか（２）分離するも電源系は同一の配線系
をもちいていた。図５は従来の発振器用ＩＣのレイアウ
トの一例である。５０１は発振部、５０２は出力バッフ
ァ部、５０３はデジタル部で５０４はＶＤＤ、５０５は
ＶＳＳパッドを示す。５０６はＶＤＤパッドより配線さ
れる電源ライン（ＶＤＤライン）で５０７はＶＳＳパッ
ドより配線される電源ライン（ＶＳＳライン）である。
ここで発振部５０１、出力バッファ５０２とデジタル部
はＶＤＤ及びＶＳＳラインは共通である。また発振部の
隣に出力バッファが配置されている。
発振部に代表されるアナログ領域と分周部に代表される
デジタル領域が混在し、それぞれの領域は（１）まった
く分離しないか（２）分離するも電源系は同一の配線系
をもちいていた。図５は従来の発振器用ＩＣのレイアウ
トの一例である。５０１は発振部、５０２は出力バッフ
ァ部、５０３はデジタル部で５０４はＶＤＤ、５０５は
ＶＳＳパッドを示す。５０６はＶＤＤパッドより配線さ
れる電源ライン（ＶＤＤライン）で５０７はＶＳＳパッ
ドより配線される電源ライン（ＶＳＳライン）である。
ここで発振部５０１、出力バッファ５０２とデジタル部
はＶＤＤ及びＶＳＳラインは共通である。また発振部の
隣に出力バッファが配置されている。
【０００３】
【発明が解決しようとする課題】しかし、この様なレイ
アウトでは発振部と出力バッファの電源ラインが共通の
ため出力バッファに瞬時的に大電流（ショート電流）が
流れることによる電圧のドロップで発振部の電源もドロ
ップする。このため発振部は本質的な発振ではない帰還
発振や異常発振等を引き起こす。この様なレイアウトに
よる異常発振等は簡単に対策がたてられないため開発納
期に著しい遅延が生じたり、最終的に要求仕様を満たす
ことができないこともある。本発明の目的はかかる欠点
を除去し安定した性能の発振器を供給することにある。
アウトでは発振部と出力バッファの電源ラインが共通の
ため出力バッファに瞬時的に大電流（ショート電流）が
流れることによる電圧のドロップで発振部の電源もドロ
ップする。このため発振部は本質的な発振ではない帰還
発振や異常発振等を引き起こす。この様なレイアウトに
よる異常発振等は簡単に対策がたてられないため開発納
期に著しい遅延が生じたり、最終的に要求仕様を満たす
ことができないこともある。本発明の目的はかかる欠点
を除去し安定した性能の発振器を供給することにある。
【０００４】
【課題を解決するための手段】発振部と分周部と出力バ
ッファ部を具備した水晶発振器用半導体集積装置におい
て同一電位の電源パッドを複数有し少なくとも１つの電
源パッドを前記発振部専用とすることを特徴とする。
ッファ部を具備した水晶発振器用半導体集積装置におい
て同一電位の電源パッドを複数有し少なくとも１つの電
源パッドを前記発振部専用とすることを特徴とする。
【０００５】発振部と分周部と出力バッファ部を具備し
た水晶発振器用半導体集積装置において前記発振部と前
記出力バッファ部を前記分周部で分離して配置したこと
を特徴とする。
た水晶発振器用半導体集積装置において前記発振部と前
記出力バッファ部を前記分周部で分離して配置したこと
を特徴とする。
【０００６】半導体集積装置において発振部の基盤と反
対の極性を持つウェルを分周部及び出力バッファ部側に
配置することを特徴とする。
対の極性を持つウェルを分周部及び出力バッファ部側に
配置することを特徴とする。
【０００７】
【実施例】本発明の一実施例を図１に示す。これは発振
器用ＩＣのレイアウト例で、９９・１００は電源用パッ
ド（ＶＤＤ）、１０１・１０２はもう一方の電源用パッ
ド（ＶＳＳ）である。１０３〜１１０は入出力用のパッ
ドでどのパッドも静電気保護ダイオードをもっている。
ここでは１０３は水晶振動子接続用のパッドでゲートパ
ッド、１０４はドレインパッドである。１１１は発振
部、１１２は分周部、１１３は出力バッファを示してい
る。１１４は９９の電源パッドより配線されるＶＤＤラ
インを示し１１５は１００の電源パッドより配線される
ＶＤＤラインである。ＶＤＤライン１１４とＶＤＤライ
ン１１５は同電位であるがパターン的には完全に分離さ
れ別の配線ラインとなっている。また１１６と１１７も
同様で１１６は１０１の電源パッドより配線されるＶＳ
Ｓライン、１１７は１０２の電源パッドより配線される
ＶＳＳラインで１１６、１１７は完全に別の配線となっ
ている。また１１８は発振部のウェルを示し発振部のウ
ェルは出力バッファ側に配置している。この様に電源パ
ッドを分けた場合のパッケージへのボンディングの一例
を図２に示す。ここで９９、１００は図１の電源パッド
に対応する。２０１はＩＣチップを示し、２０５はリー
ドフレーム、２０２・２０３・２０４はリード端子で特
に２０２はＶＤＤ電源用である。２０６・２０７はボン
ディング・ワイヤである。出力バッファ等でショート電
流等に起因する電圧変動はボンディング・ワイヤ２０７
から２０６を経て発振部に影響を与えることになる。こ
こで２０２のリード端子からＩＣ外部の電源までのイン
ピーダンスはボンディング・ワイヤ２０６のインダクタ
ンスを含むインピーダンスと比較するとかなり小さいた
め出力バッファからの電圧変動は外部電源に吸収され発
振部には大きな影響を与えない。この様に同電位の電源
ラインにおいても発振部とデジタル部（分周部＋出力バ
ッファ部）とでまったく別の配線ラインを用いることで
出力バッファ部でのショート電流等に起因する電圧変動
による発振部への悪影響を防ぐことが可能となる。
器用ＩＣのレイアウト例で、９９・１００は電源用パッ
ド（ＶＤＤ）、１０１・１０２はもう一方の電源用パッ
ド（ＶＳＳ）である。１０３〜１１０は入出力用のパッ
ドでどのパッドも静電気保護ダイオードをもっている。
ここでは１０３は水晶振動子接続用のパッドでゲートパ
ッド、１０４はドレインパッドである。１１１は発振
部、１１２は分周部、１１３は出力バッファを示してい
る。１１４は９９の電源パッドより配線されるＶＤＤラ
インを示し１１５は１００の電源パッドより配線される
ＶＤＤラインである。ＶＤＤライン１１４とＶＤＤライ
ン１１５は同電位であるがパターン的には完全に分離さ
れ別の配線ラインとなっている。また１１６と１１７も
同様で１１６は１０１の電源パッドより配線されるＶＳ
Ｓライン、１１７は１０２の電源パッドより配線される
ＶＳＳラインで１１６、１１７は完全に別の配線となっ
ている。また１１８は発振部のウェルを示し発振部のウ
ェルは出力バッファ側に配置している。この様に電源パ
ッドを分けた場合のパッケージへのボンディングの一例
を図２に示す。ここで９９、１００は図１の電源パッド
に対応する。２０１はＩＣチップを示し、２０５はリー
ドフレーム、２０２・２０３・２０４はリード端子で特
に２０２はＶＤＤ電源用である。２０６・２０７はボン
ディング・ワイヤである。出力バッファ等でショート電
流等に起因する電圧変動はボンディング・ワイヤ２０７
から２０６を経て発振部に影響を与えることになる。こ
こで２０２のリード端子からＩＣ外部の電源までのイン
ピーダンスはボンディング・ワイヤ２０６のインダクタ
ンスを含むインピーダンスと比較するとかなり小さいた
め出力バッファからの電圧変動は外部電源に吸収され発
振部には大きな影響を与えない。この様に同電位の電源
ラインにおいても発振部とデジタル部（分周部＋出力バ
ッファ部）とでまったく別の配線ラインを用いることで
出力バッファ部でのショート電流等に起因する電圧変動
による発振部への悪影響を防ぐことが可能となる。
【０００８】本発明の別の実施例を図３に示す。３０１
は発振部３０２〜３０５はデジタル部で３０６は出力バ
ッファである。また３０７〜３１２は各々のウェルでこ
こではＮ基盤のＩＣであるためにＰウェルである。なお
Ｐ基盤のＩＣであればＮウェルとなる。電源ライン及び
パッド配置は特に示してないが図１と同様の考え方によ
ってレイアウトされているものとする。この実施例は電
源が完全に分離されていても基盤を介して電源変動の影
響を受ける可能性がある。このため大きな電源変動の要
因である出力バッファをＩＣ内部で発振部と可能な限り
遠ざけかつ他のそれほど電圧変動の原因とならないデジ
タル部を発振部と出力バッファ部の間にはさんでいる。
また発振部においても基盤と反対の電位をもつウェルを
出力バッファ側及びデジタル部側に配置し電圧変動に対
するインピーダンスをあげている。図４に発振部とデジ
タル部の接近部分の断面図を示しさらに説明する。４０
１は基盤でここではＮ基盤である。４０２はデジタル部
のＰウェル、４０３は発振部のＰウェルである。４０４
・４０５は発振部のＮ基盤側のサブコンタクト、４０６
・４０７はデジタル部の基盤サブコンタクト。４０８・
４０９は発振部のウェルサブコンタクト、４１０・４１
１はデジタル部のウェルサブコンタクトである。４１２
〜４１９はトランジスタを構成するそれぞれの拡散であ
る。４２０・４２１はそれぞれデジタル部のＰ・Ｎ両ト
ランジスタでインバータを構成する。４２２・４２３は
発振インバータを構成している。４２４〜４２７は基盤
抵抗を等価的に表した物で４０７のサブコンタクトから
４０４のサブコンタクトへ向かうほど４０４からみたイ
ンピーダンスが高くなることを視覚的に分かりやすく表
している。ここでデジタル部のインバータによるショー
ト電流が流れるとＡから４２０のトランジスタを介しＢ
を経て４２１のトランジスタを通ってＶＤＤとＶＳＳが
ショート状態となる。ＶＤＤ側に着目するとショート電
流はＶＤＤライン及び４０７・４０６のサブコンタクト
を介し基盤を流れる。これにより基盤の電位は低下の方
向に変動する。この変動の影響は抵抗４２４・４２５・
４２６・４２７を経るに従って減衰する。あるいは４０
６・４０７のサブコンタクトと同様のサブコンタクトが
４０６・４０７の周囲に多くあればインピーダンスの低
いそちらのサブコンタクトに吸収されインピーダンスの
高い発振部の方向へは影響が行きにくくなる可能性があ
る。またデジタル部自身も出力バッファに対して低イン
ピーダンスの電圧変動吸収経路となる。この様な考え方
から抵抗４２５と４２６の間よりも４０５や４０４のサ
ブコンタクトの近くのほうが電圧変動の影響をうけにく
いのは当然である。
は発振部３０２〜３０５はデジタル部で３０６は出力バ
ッファである。また３０７〜３１２は各々のウェルでこ
こではＮ基盤のＩＣであるためにＰウェルである。なお
Ｐ基盤のＩＣであればＮウェルとなる。電源ライン及び
パッド配置は特に示してないが図１と同様の考え方によ
ってレイアウトされているものとする。この実施例は電
源が完全に分離されていても基盤を介して電源変動の影
響を受ける可能性がある。このため大きな電源変動の要
因である出力バッファをＩＣ内部で発振部と可能な限り
遠ざけかつ他のそれほど電圧変動の原因とならないデジ
タル部を発振部と出力バッファ部の間にはさんでいる。
また発振部においても基盤と反対の電位をもつウェルを
出力バッファ側及びデジタル部側に配置し電圧変動に対
するインピーダンスをあげている。図４に発振部とデジ
タル部の接近部分の断面図を示しさらに説明する。４０
１は基盤でここではＮ基盤である。４０２はデジタル部
のＰウェル、４０３は発振部のＰウェルである。４０４
・４０５は発振部のＮ基盤側のサブコンタクト、４０６
・４０７はデジタル部の基盤サブコンタクト。４０８・
４０９は発振部のウェルサブコンタクト、４１０・４１
１はデジタル部のウェルサブコンタクトである。４１２
〜４１９はトランジスタを構成するそれぞれの拡散であ
る。４２０・４２１はそれぞれデジタル部のＰ・Ｎ両ト
ランジスタでインバータを構成する。４２２・４２３は
発振インバータを構成している。４２４〜４２７は基盤
抵抗を等価的に表した物で４０７のサブコンタクトから
４０４のサブコンタクトへ向かうほど４０４からみたイ
ンピーダンスが高くなることを視覚的に分かりやすく表
している。ここでデジタル部のインバータによるショー
ト電流が流れるとＡから４２０のトランジスタを介しＢ
を経て４２１のトランジスタを通ってＶＤＤとＶＳＳが
ショート状態となる。ＶＤＤ側に着目するとショート電
流はＶＤＤライン及び４０７・４０６のサブコンタクト
を介し基盤を流れる。これにより基盤の電位は低下の方
向に変動する。この変動の影響は抵抗４２４・４２５・
４２６・４２７を経るに従って減衰する。あるいは４０
６・４０７のサブコンタクトと同様のサブコンタクトが
４０６・４０７の周囲に多くあればインピーダンスの低
いそちらのサブコンタクトに吸収されインピーダンスの
高い発振部の方向へは影響が行きにくくなる可能性があ
る。またデジタル部自身も出力バッファに対して低イン
ピーダンスの電圧変動吸収経路となる。この様な考え方
から抵抗４２５と４２６の間よりも４０５や４０４のサ
ブコンタクトの近くのほうが電圧変動の影響をうけにく
いのは当然である。
【０００９】
【発明の効果】前述した様なレイアウトを用いることに
より出力バッファ等の大電流を流して電源に変動を与え
る部分に対しても発振部の様な非常に敏感な部分は特に
影響を受けにくい。発振起動時の様な不安定な状態にお
いては通常電源変動の影響をうけ帰還発振や異常発振を
起こしやすい。しかし本発明のレイアウトは電源電圧の
変動の発振部への影響をシャットアウトしているため、
発振起動時においても安定した発振の起動を行うことが
可能となる。したがって帰還発振や異常発振に対し非常
に強い安定した性能の発振器を提供することができる。
またＩＣにおいてこの様なレイアウトを用いることによ
り水晶の特性にＩＣからの帰還的影響を比較的与えにく
くすることができるため水晶自体の特性のバラツキに対
しても広い対応性がある。したがって発振器トータルと
しての歩留まりを向上することができコストダウンする
ことができる。
より出力バッファ等の大電流を流して電源に変動を与え
る部分に対しても発振部の様な非常に敏感な部分は特に
影響を受けにくい。発振起動時の様な不安定な状態にお
いては通常電源変動の影響をうけ帰還発振や異常発振を
起こしやすい。しかし本発明のレイアウトは電源電圧の
変動の発振部への影響をシャットアウトしているため、
発振起動時においても安定した発振の起動を行うことが
可能となる。したがって帰還発振や異常発振に対し非常
に強い安定した性能の発振器を提供することができる。
またＩＣにおいてこの様なレイアウトを用いることによ
り水晶の特性にＩＣからの帰還的影響を比較的与えにく
くすることができるため水晶自体の特性のバラツキに対
しても広い対応性がある。したがって発振器トータルと
しての歩留まりを向上することができコストダウンする
ことができる。
【図１】 本発明の実施例のレイアウト図。
【図２】 本発明の一例のボンディング図。
【図３】 本発明の第二の実施例のレイアウト図。
【図４】 構造断面図。
【図５】 従来のレイアウト図。
９９・１００ 電源パッド（ＶＤＤ） １０１・１０２ 電源パッド（ＶＳＳ） １０３・１０４・１０５・１０６・１０７・１０８・１
０９・１１０ 入出力パッド １１１ 発振部 １１２ デジタル部 １１３ 出力バッファ部 １１４・１１５ 電源配線（ＶＤＤ） １１６・１１７ 電源配線（ＶＳＳ） １１８ Ｐウェル
０９・１１０ 入出力パッド １１１ 発振部 １１２ デジタル部 １１３ 出力バッファ部 １１４・１１５ 電源配線（ＶＤＤ） １１６・１１７ 電源配線（ＶＳＳ） １１８ Ｐウェル
Claims (3)
- 【請求項１】発振部と論理部と出力バッファ部を具備し
た水晶発振器用半導体集積装置において同一電位の電源
パッドを複数有し少なくとも１つの電源パッドを前記発
振部専用とすることを特徴とする半導体集積装置。 - 【請求項２】発振部と論理部と出力バッファ部を具備し
た水晶発振器用半導体集積装置において前記発振部と前
記出力バッファ部を前記論理部で分離して配置したこと
を特徴とする半導体集積装置。 - 【請求項３】請求項２記載の半導体集積装置において発
振部の基盤と反対の導電性を持つウェルを前記論理部及
び前記出力バッファ部側に配置することを特徴とする半
導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3200731A JP3030951B2 (ja) | 1991-08-09 | 1991-08-09 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3200731A JP3030951B2 (ja) | 1991-08-09 | 1991-08-09 | 半導体集積装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0548003A true JPH0548003A (ja) | 1993-02-26 |
| JP3030951B2 JP3030951B2 (ja) | 2000-04-10 |
Family
ID=16429246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3200731A Expired - Lifetime JP3030951B2 (ja) | 1991-08-09 | 1991-08-09 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3030951B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011103624A (ja) * | 2009-11-12 | 2011-05-26 | Seiko Epson Corp | 半導体集積回路及び発振回路 |
| JP2015090973A (ja) * | 2013-11-07 | 2015-05-11 | セイコーエプソン株式会社 | 半導体回路装置、発振器、電子機器及び移動体 |
| JP2020170885A (ja) * | 2019-04-01 | 2020-10-15 | セイコーエプソン株式会社 | 集積回路装置、発振器、電子機器及び移動体 |
-
1991
- 1991-08-09 JP JP3200731A patent/JP3030951B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011103624A (ja) * | 2009-11-12 | 2011-05-26 | Seiko Epson Corp | 半導体集積回路及び発振回路 |
| JP2015090973A (ja) * | 2013-11-07 | 2015-05-11 | セイコーエプソン株式会社 | 半導体回路装置、発振器、電子機器及び移動体 |
| US9484857B2 (en) | 2013-11-07 | 2016-11-01 | Seiko Epson Corporation | Semiconductor circuit device, electronic device, electronic apparatus, and moving object |
| TWI672793B (zh) * | 2013-11-07 | 2019-09-21 | 日商精工愛普生股份有限公司 | 半導體電路裝置、電子裝置、電子機器及移動體 |
| JP2020170885A (ja) * | 2019-04-01 | 2020-10-15 | セイコーエプソン株式会社 | 集積回路装置、発振器、電子機器及び移動体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3030951B2 (ja) | 2000-04-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20080210 |
|
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