JPH0548006A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0548006A JPH0548006A JP20672391A JP20672391A JPH0548006A JP H0548006 A JPH0548006 A JP H0548006A JP 20672391 A JP20672391 A JP 20672391A JP 20672391 A JP20672391 A JP 20672391A JP H0548006 A JPH0548006 A JP H0548006A
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- 230000000694 effects Effects 0.000 abstract description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 19
- 239000000758 substrate Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 239000002184 metal Substances 0.000 description 4
- 239000011521 glass Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ＬＣＤドライバのチップ形状を細長くし、ＬＣ
Ｄ電源の共通インピーダンスを低く均一にし、ＬＣＤの
表示品位を向上させると同時に、配線領域をなくしチッ
プサイズ小さくおさえる事にある。 【構成】細長形状のＬＣＤドライバで、長辺側の一辺に
出力端子を配し、長辺側の他の一辺に前記制御端子を配
し、同一電流値もしくは同一電圧値を供給する各々の電
源端子を、両短辺側もしくは前記制御端子をはさむ様長
辺側に各々２個以上配する。 【効果】電源もしくは出力端子への配線領域を小さく
し、半導体装置全体を小さくすることができる。
Ｄ電源の共通インピーダンスを低く均一にし、ＬＣＤの
表示品位を向上させると同時に、配線領域をなくしチッ
プサイズ小さくおさえる事にある。 【構成】細長形状のＬＣＤドライバで、長辺側の一辺に
出力端子を配し、長辺側の他の一辺に前記制御端子を配
し、同一電流値もしくは同一電圧値を供給する各々の電
源端子を、両短辺側もしくは前記制御端子をはさむ様長
辺側に各々２個以上配する。 【効果】電源もしくは出力端子への配線領域を小さく
し、半導体装置全体を小さくすることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の信号入出力
端子および電源端子の配置に関する。
端子および電源端子の配置に関する。
【０００２】
【従来の技術】電流もしくは電圧を駆動する複数の駆動
素子を有する従来の半導体装置の信号入出力端子および
電源端子の配置を図２に示す。各駆動素子に対応する出
力端子１は半導体装置の３辺もしくは４辺に平行に配置
され１辺に電源端子３、制御端子２が配置されていた。
素子を有する従来の半導体装置の信号入出力端子および
電源端子の配置を図２に示す。各駆動素子に対応する出
力端子１は半導体装置の３辺もしくは４辺に平行に配置
され１辺に電源端子３、制御端子２が配置されていた。
【０００３】
【発明が解決しようとする課題】しかし、前述の従来技
術では半導体装置の出力端子から被駆動素子への配線の
引き回しが長くまた各配線長に大きな差があり、ＣＯＦ
（チッフ゜オンフレキ）および基板のパターン化に大きな面積を
要するという問題点を有する。また電源配線の引き回し
が配線抵抗を大きくし、駆動素子の駆動能力に影響する
という問題点も有する。
術では半導体装置の出力端子から被駆動素子への配線の
引き回しが長くまた各配線長に大きな差があり、ＣＯＦ
（チッフ゜オンフレキ）および基板のパターン化に大きな面積を
要するという問題点を有する。また電源配線の引き回し
が配線抵抗を大きくし、駆動素子の駆動能力に影響する
という問題点も有する。
【０００４】そこで本発明はこのような問題点を解決す
るもので、その目的とするところは、駆動素子から出力
端子への配線の引き回し領域の面積を小さくし、電源の
配線抵抗を小さくし駆動素子の駆動能力に影響を与えな
い半導体装置を提供するところにある。
るもので、その目的とするところは、駆動素子から出力
端子への配線の引き回し領域の面積を小さくし、電源の
配線抵抗を小さくし駆動素子の駆動能力に影響を与えな
い半導体装置を提供するところにある。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
電流もしくは電圧駆動する複数の駆動素子、前記駆動素
子に対応する出力端子、前記駆動素子に少なくとも一つ
以上の電流値もしくは電圧値を供給する複数の電源端
子、前記駆動素子をコントロールする複数の制御端子を
有し、長辺側の一辺に前記出力端子を配し、他の長辺側
の一辺に前記制御端子を配し、同一電流値もしくは同一
電圧値を供給する各々の電源端子を、両短辺側もしくは
前記制御端子をはさむ様長辺側に各々２個以上配するこ
とを特徴とする。
電流もしくは電圧駆動する複数の駆動素子、前記駆動素
子に対応する出力端子、前記駆動素子に少なくとも一つ
以上の電流値もしくは電圧値を供給する複数の電源端
子、前記駆動素子をコントロールする複数の制御端子を
有し、長辺側の一辺に前記出力端子を配し、他の長辺側
の一辺に前記制御端子を配し、同一電流値もしくは同一
電圧値を供給する各々の電源端子を、両短辺側もしくは
前記制御端子をはさむ様長辺側に各々２個以上配するこ
とを特徴とする。
【０００６】
【実施例】図１は本発明の実施例における半導体装置の
信号入出力端子および電源端子の配置図である。電流も
しくは電圧駆動する駆動素子群４の出力は、各々対応す
る出力端子１に接続されている。出力端子１は半導体装
置の一つの長辺に平行に配置されている。駆動素子群に
電流もしくは電圧を供給する電源端子３は半導体装置の
両短辺にそれぞれの電流電圧値に対しそれぞれ２個以上
設け、両短辺側に配置されている。駆動素子群４をコン
トロールする制御端子２は半導体装置の出力端子１が配
置されていない別の長辺側に配置されている。
信号入出力端子および電源端子の配置図である。電流も
しくは電圧駆動する駆動素子群４の出力は、各々対応す
る出力端子１に接続されている。出力端子１は半導体装
置の一つの長辺に平行に配置されている。駆動素子群に
電流もしくは電圧を供給する電源端子３は半導体装置の
両短辺にそれぞれの電流電圧値に対しそれぞれ２個以上
設け、両短辺側に配置されている。駆動素子群４をコン
トロールする制御端子２は半導体装置の出力端子１が配
置されていない別の長辺側に配置されている。
【０００７】図３は本発明の実施例における半導体装置
の信号入出力端子および電源端子の別の配置図である。
電源端子３は制御端子２と同じ長辺側に制御端子２をは
さむ様に配置されている。
の信号入出力端子および電源端子の別の配置図である。
電源端子３は制御端子２と同じ長辺側に制御端子２をは
さむ様に配置されている。
【０００８】電流もしくは電圧駆動する駆動素子群４
は、出力端子１に対応して整然と半導体装置内に並べら
れていおり、駆動素子から対応する出力端子に金属配線
で電気的に接続されている。駆動素子と出力端子が整然
と対応しているため、この金属配線は最短でよく、配線
領域は最小となる。また各駆動素子から対応する出力端
子への金属配線の長さは均一になり、各金属配線抵抗及
び配線容量も均一になる。 駆動素子群４に供給する複
数の駆動電源配線は、駆動素子群４を貫く様に配線さ
れ、両短辺もしくは制御端子側長辺両端に配置された電
源端子３に接続されている。電源配線は駆動素子群４の
数が増すとより低抵抗が必要とされ、配線幅が増大し配
線領域が大きくなった。本発明の実施例では電源端子３
から最短距離で駆動素子群４に接続できるため、電源配
線の引き回し領域が少なくより小さな半導体装置が可能
となる。これにより電源配線幅の増大はなく電源配線の
低抵抗化が可能となり、さらに駆動素子群４の両側から
電源供給するためさらなる低抵抗化と同時に、各駆動素
子に対する電源配線抵抗の均一化が図られる。
は、出力端子１に対応して整然と半導体装置内に並べら
れていおり、駆動素子から対応する出力端子に金属配線
で電気的に接続されている。駆動素子と出力端子が整然
と対応しているため、この金属配線は最短でよく、配線
領域は最小となる。また各駆動素子から対応する出力端
子への金属配線の長さは均一になり、各金属配線抵抗及
び配線容量も均一になる。 駆動素子群４に供給する複
数の駆動電源配線は、駆動素子群４を貫く様に配線さ
れ、両短辺もしくは制御端子側長辺両端に配置された電
源端子３に接続されている。電源配線は駆動素子群４の
数が増すとより低抵抗が必要とされ、配線幅が増大し配
線領域が大きくなった。本発明の実施例では電源端子３
から最短距離で駆動素子群４に接続できるため、電源配
線の引き回し領域が少なくより小さな半導体装置が可能
となる。これにより電源配線幅の増大はなく電源配線の
低抵抗化が可能となり、さらに駆動素子群４の両側から
電源供給するためさらなる低抵抗化と同時に、各駆動素
子に対する電源配線抵抗の均一化が図られる。
【０００９】本発明の半導体装置を液晶表示装置の駆動
に用いた場合を考える。液晶表示素子は容量性負荷の特
性をもっており、駆動能力の差は駆動波形なまりに現れ
てくる。この波形なまりにより液晶表示素子に印可され
る実効電圧が変わり表示の濃淡として現れ表示品位を著
しく劣化させる。本発明の半導体装置によれば、液晶駆
動電源の低抵抗化により駆動波形なまりがなくなり、表
示パターンによらないより高画質の液晶表示装置が実現
可能となる。また電源及び出力配線抵抗の均一化により
配線抵抗値の差による部分的な画質の劣化も防ぐことが
できる。液晶表示装置を複数の半導体装置で駆動する場
合、電源配線の低抵抗化及び均一化は駆動する半導体装
置に対応する液晶表示部の濃淡の差を小さくする上で非
常に大きな効果を有する。また液晶表示装置の大画面化
に伴い液晶表示素子の容量性負荷は増大し、本発明の効
果はより顕著になる。実装面からみると、出力端子１が
半導体装置の一長辺方向に整然と配置されているため、
液晶の駆動電極までの配線が無理なく可能で、配線領域
を小さくできる。また半導体装置自体が細長いので液晶
駆動装置内での駆動用半導体装置の実装面積は小さくな
り、見切り領域の小さな液晶表示装置が実現できる。
に用いた場合を考える。液晶表示素子は容量性負荷の特
性をもっており、駆動能力の差は駆動波形なまりに現れ
てくる。この波形なまりにより液晶表示素子に印可され
る実効電圧が変わり表示の濃淡として現れ表示品位を著
しく劣化させる。本発明の半導体装置によれば、液晶駆
動電源の低抵抗化により駆動波形なまりがなくなり、表
示パターンによらないより高画質の液晶表示装置が実現
可能となる。また電源及び出力配線抵抗の均一化により
配線抵抗値の差による部分的な画質の劣化も防ぐことが
できる。液晶表示装置を複数の半導体装置で駆動する場
合、電源配線の低抵抗化及び均一化は駆動する半導体装
置に対応する液晶表示部の濃淡の差を小さくする上で非
常に大きな効果を有する。また液晶表示装置の大画面化
に伴い液晶表示素子の容量性負荷は増大し、本発明の効
果はより顕著になる。実装面からみると、出力端子１が
半導体装置の一長辺方向に整然と配置されているため、
液晶の駆動電極までの配線が無理なく可能で、配線領域
を小さくできる。また半導体装置自体が細長いので液晶
駆動装置内での駆動用半導体装置の実装面積は小さくな
り、見切り領域の小さな液晶表示装置が実現できる。
【００１０】図４は本発明の図１に示す半導体装置をフ
レキシブルテープに実装した場合のパターン図である。
４はフレキシブルテープ、５は電源端子３から引き出さ
れた電源電極、６は半導体装置、７は制御端子２から引
き出された制御電極、８はテープ送り用の穴（スプロケ
ット）、９は出力端子１から引き出された出力電極であ
る。出力端子１から出力電極９までは、フレキシブルテ
ープ上を引き回すことなく配線されており、その配線領
域も非常に小さくまとまる。電源電極５は半導体装置の
両短辺から引き出され、フレキシブルテープの長尺方向
に形成されている。図５は本発明の半導体装置をフレキ
シブルテープに実装し複数個基板に接続した図である。
１０は本発明の半導体装置を実装したフレキシブルテー
プ、１３はフレキシブルテープをのせた基板、１１は基
板上の電源配線、１２は基板上の制御電極で、フレキシ
ブルテープの制御電極に接続されている。図５には示し
てないが、出力電極９は液晶表示装置のガラス上の電極
に接続される。フレキシブルテープ上の電源電極５はフ
レキシブルテープ下の基板の電源配線にテープの両側で
接続されている。これにより基板の電源配線は、より直
線的になり基板の配線領域の減少と同時に基板の配線抵
抗も小さくできる。
レキシブルテープに実装した場合のパターン図である。
４はフレキシブルテープ、５は電源端子３から引き出さ
れた電源電極、６は半導体装置、７は制御端子２から引
き出された制御電極、８はテープ送り用の穴（スプロケ
ット）、９は出力端子１から引き出された出力電極であ
る。出力端子１から出力電極９までは、フレキシブルテ
ープ上を引き回すことなく配線されており、その配線領
域も非常に小さくまとまる。電源電極５は半導体装置の
両短辺から引き出され、フレキシブルテープの長尺方向
に形成されている。図５は本発明の半導体装置をフレキ
シブルテープに実装し複数個基板に接続した図である。
１０は本発明の半導体装置を実装したフレキシブルテー
プ、１３はフレキシブルテープをのせた基板、１１は基
板上の電源配線、１２は基板上の制御電極で、フレキシ
ブルテープの制御電極に接続されている。図５には示し
てないが、出力電極９は液晶表示装置のガラス上の電極
に接続される。フレキシブルテープ上の電源電極５はフ
レキシブルテープ下の基板の電源配線にテープの両側で
接続されている。これにより基板の電源配線は、より直
線的になり基板の配線領域の減少と同時に基板の配線抵
抗も小さくできる。
【００１１】
【発明の効果】以上述べたように発明によれば、長辺側
の一辺に出力端子を配し、長辺側の他の一辺に前記制御
端子を配し、同一電流値もしくは同一電圧値を供給する
各々の電源端子を、両短辺側もしくは前記制御端子をは
さむ様長辺側に各々２個以上配することにより、電源も
しくは出力端子への配線領域を小さくし、半導体装置全
体を小さくすることができる。これにより駆動素子の多
出力化が容易となり、液晶表示装置の駆動素子として使
用した場合、少数の駆動用半導体装置でより大画面の液
晶表示装置を制御でき、半導体装置の低コスト化と同時
に実装コストも低減できる。また長辺側の一辺に出力端
子を配しているので、液晶駆動装置のガラス上の駆動電
極までの配線の引出し領域が小さく、液晶表示装置の見
切り部分を小さくすることができる。
の一辺に出力端子を配し、長辺側の他の一辺に前記制御
端子を配し、同一電流値もしくは同一電圧値を供給する
各々の電源端子を、両短辺側もしくは前記制御端子をは
さむ様長辺側に各々２個以上配することにより、電源も
しくは出力端子への配線領域を小さくし、半導体装置全
体を小さくすることができる。これにより駆動素子の多
出力化が容易となり、液晶表示装置の駆動素子として使
用した場合、少数の駆動用半導体装置でより大画面の液
晶表示装置を制御でき、半導体装置の低コスト化と同時
に実装コストも低減できる。また長辺側の一辺に出力端
子を配しているので、液晶駆動装置のガラス上の駆動電
極までの配線の引出し領域が小さく、液晶表示装置の見
切り部分を小さくすることができる。
【００１２】電源配線の効率的な引き回しが可能なこ
と、及び両短辺に電源端子を設けることにより、半導体
装置に起因する電源配線抵抗を極力抑え、各駆動素子に
対する電源配線抵抗を均一にすることができる。この半
導体装置を用いた液晶表示装置では、表示品位を著しく
向上できる。
と、及び両短辺に電源端子を設けることにより、半導体
装置に起因する電源配線抵抗を極力抑え、各駆動素子に
対する電源配線抵抗を均一にすることができる。この半
導体装置を用いた液晶表示装置では、表示品位を著しく
向上できる。
【００１３】本発明の半導体装置をフレキシブルテープ
に実装した場合、半導体装置保護用に樹脂封止するが、
細長の形状のため２軸系応力となり、従来技術に対し低
応力実装が可能となる。これにより実装後の割れ、応力
による特性変化に強い信頼性の高い液晶表示装置を提供
できる。
に実装した場合、半導体装置保護用に樹脂封止するが、
細長の形状のため２軸系応力となり、従来技術に対し低
応力実装が可能となる。これにより実装後の割れ、応力
による特性変化に強い信頼性の高い液晶表示装置を提供
できる。
【００１４】以上述べた様に、本発明の半導体装置は多
岐にわたり優れた効果を有する。
岐にわたり優れた効果を有する。
【図１】本発明の一実施例を示す信号入出力端子及び電
源端子の配置図。
源端子の配置図。
【図２】従来技術の例を示す信号入出力端子及び電源端
子の配置図。
子の配置図。
【図３】本発明の別の実施例を示す信号入出力端子及び
電源端子の配置図。
電源端子の配置図。
【図４】本発明の半導体装置をフレキシブルテープに実
装したパターン図。
装したパターン図。
【図５】本発明の半導体装置を複数個登載した基板のパ
ターン図。
ターン図。
１ 出力端子 ２ 制御端子 ３ 電源端子 ４ 駆動素子群 ５ フレキシブルテープ上電源電極 ６ 半導体装置 ７ フレキシブルテープ上制御端子 ８ フレキシブルテープ送り穴 ９ フレキシブルテープ上出力電極 １０ フレキシブルテープ １１ 基板上の電源配線 １２ 基板上の制御電極 １３ 基板
Claims (1)
- 【請求項１】電流もしくは電圧駆動する複数の駆動素
子、前記駆動素子に対応する出力端子、前記駆動素子に
少なくとも一つ以上の電流値もしくは電圧値を供給する
複数の電源端子、前記駆動素子をコントロールする複数
の制御端子を有し、長辺側の一辺に前記出力端子を配
し、他の長辺側の一辺に前記制御端子を配し、同一電流
値もしくは同一電圧値を供給する各々の電源端子を、両
短辺側もしくは前記制御端子をはさむ様長辺側に各々２
個以上配することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20672391A JPH0548006A (ja) | 1991-08-19 | 1991-08-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20672391A JPH0548006A (ja) | 1991-08-19 | 1991-08-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548006A true JPH0548006A (ja) | 1993-02-26 |
Family
ID=16528044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20672391A Pending JPH0548006A (ja) | 1991-08-19 | 1991-08-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548006A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0735405A3 (en) * | 1995-03-27 | 1997-11-12 | Seiko Instruments Inc. | Liquid crystal display device |
| JP2010123847A (ja) * | 2008-11-21 | 2010-06-03 | Oki Semiconductor Co Ltd | 半導体素子 |
| JP2010177563A (ja) * | 2009-01-30 | 2010-08-12 | Renesas Electronics Corp | 表示駆動用半導体装置 |
| JP2014017528A (ja) * | 2013-10-28 | 2014-01-30 | Lapis Semiconductor Co Ltd | 半導体素子 |
| JP2015143885A (ja) * | 2015-04-24 | 2015-08-06 | ラピスセミコンダクタ株式会社 | 表示装置用駆動回路 |
-
1991
- 1991-08-19 JP JP20672391A patent/JPH0548006A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0735405A3 (en) * | 1995-03-27 | 1997-11-12 | Seiko Instruments Inc. | Liquid crystal display device |
| JP2010123847A (ja) * | 2008-11-21 | 2010-06-03 | Oki Semiconductor Co Ltd | 半導体素子 |
| JP2010177563A (ja) * | 2009-01-30 | 2010-08-12 | Renesas Electronics Corp | 表示駆動用半導体装置 |
| JP2014017528A (ja) * | 2013-10-28 | 2014-01-30 | Lapis Semiconductor Co Ltd | 半導体素子 |
| JP2015143885A (ja) * | 2015-04-24 | 2015-08-06 | ラピスセミコンダクタ株式会社 | 表示装置用駆動回路 |
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