JPH0548037U - マイクロプロセッサのモード制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 主電源の停電時にマイクロプロセッサを通常
動作モードから低電力消費モードに切替え、かつ内蔵Ｒ
ＡＭによって停電中の記憶保持を行なうことにより、主
電源再投入時において、電源断時の状態に連続したマイ
クロプロセッサの動作を可能にする。 【構成】 主電源８の断続を検出し、主電源８が断とな
ったときの検出信号によりマイクロプロセッサ１０に割
込みを発生させ、その割込み発生時の動作状態を内蔵Ｒ
ＡＭ回路１１に記憶させる主電源断続検出回路９と、こ
の検出回路９の出力を所定時間遅延させる遅延回路１２
と、この遅延回路１２の出力によりトリガされる単安定
マルチバイブレータ１４と、主電源８の停電時には遅延
回路１２の出力によりリセットされて、マイクロプロセ
ッサ１０を通常動作モードから低電力消費モードに切替
えるモード切替信号を出力し、主電源８の再投入時には
単安定マルチバイブレータ１４の出力によりセットされ
て、マイクロプロセッサ１０を低電力消費モードから通
常動作モードに切替えるモード切替信号を出力するモー
ド設定用フリップフロップからなる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、停電時に通常動作モードから低電力動作モードに切替えられて、バ ックアップ電源により記憶を保持するように構成されたマイクロプロセッサのモ ード制御回路に関する。

【０００２】

【従来の技術】

図６のブロック図に示されているように、従来のマイクロプロセッサ１には、 通常時電力を供給する電源（以下「通常電源」と呼ぶ）２と、この通常電源２が 停電したときに記憶を保持しておくためのバックアップ電源３により停電中も記 憶を保持しうるＲＡＭ回路４と、停電に伴う通常電源２の電圧低下を検出する検 出回路５と、停電時は出力端が高インピーダンスとなるバッファ回路６とが接続 されている。バッファ回路６は通常電源２から給電されているが、その出力はプ ルアップ抵抗Ｒ１を介してバックアップ電源３に接続されている。マイクロプロ セッサ１とＲＡＭ回路４とはデータバス信号線７を介して接続されており、マイ クロプロセッサ１が通常の動作中に記憶しておくべき情報はＲＡＭ回路４に記憶 されている。

【０００３】 このような構成において、装置全体の電源（以下「主電源」と呼ぶ）が断とな った際、通常電源２の電圧が低下し、マイクロプロセッサ１に電源電力が供給さ れない状態となると、ＲＡＭ回路４は、バックアップ電源３および高インピーダ ンス状態のバッファ回路６により、低消費電力状態で記憶保持を行なっている。 そして主電源が再投入されたときには、検出回路５は電源電圧の立上りを検出し てマイクロプロセッサ１をリセットし、その後マイクロプロセッサ１がＲＡＭ回 路４からデータバス７によって情報を取り出し、初期状態から動作を開始するよ うになっている。

【０００４】

【考案により解決しようとする課題】 しかしながら、図６に示された構成には、以下に述べるような欠点がある。す なわち、主電源が断となったときの状態を記憶できないために、主電源が再投入 されたとき、初期状態となり、主電源が断となったときの状態に連続した動作を 行なうことが不可能になることである。また停電中の消費電力を減らすために、 停電中はマイクロプロセッサ１の電源を断としているから、停電中の情報を記憶 するためのＲＡＭ回路４を外部に持つ必要があり、その分ハードウエアが増加す るという問題もある。

【０００５】 そこで本考案は、電源の停電時に、マイクロプロセッサを通常動作モードから 低電力消費モードに切替え、かつ内蔵ＲＡＭによって停電中の記憶保持を行なう ことにより、電源再投入時において、電源断時の状態に連続したマイクロプロセ ッサの動作を可能にするモード制御回路を提供することを目的とする。

【０００６】

【課題を解決するための手段】

本考案は、マイクロプロセッサが、通常動作モードと低電力消費モードとの間 でモード切替えを行なうためのモード切替信号が入力されるモード設定入力端を 備え、かつ主電源の停電中もバックアップ電源により記憶を保持するＲＡＭ回路 を内蔵していることを前提としている。そしてその制御回路が、主電源断続検出 回路と、この検出回路の出力を所定時間遅延させる遅延回路と、この遅延回路の 出力でトリガされる単安定マルチバイブレータと、モード設定用フリップフロッ プ回路とを備えていることによって上記課題を解決しようとするものである。

【０００７】 この場合、上記主電源断続検出回路は、主電源が断となったとき、その検出信 号により上記マイクロプロセッサに割込みを発生させ、この割込み発生時の動作 状態を上記ＲＡＭ回路に記憶させるように動作する。また、上記フリップフロッ プ回路は、主電源の停電時には上記遅延回路の出力によりリセットされて、上記 マイクロプロセッサを通常動作モードから低電力消費モードに切替える切替信号 を上記マイクロプロセッサに出力し、主出源の再投入時には上記単安定マルチバ イブレータの出力によって、上記マイクロプロセッサを低電力動作モードから通 常動作モードに切替えるモード切替信号を上記マイクロプロセッサに出力するよ うに構成されている。

【０００８】

【実施例】

以下、本考案によるマイクロプロセッサのモード制御回路の実施例について、 図面を参照しながら説明する。

【０００９】 図１は本考案の実施例のブロック図を示し、８は主電源、９は主電源８の断続 を検出する主電源断続検出回路、１０はマイクロプロセッサである。マイクロプ ロセッサ１０は、ＲＡＭ回路１１を内蔵するとともに、検出回路９の出力が与え られる割込入力端と、通常動作モードと低電力動作モードとの間でモード切替え を行なうための３ビットモード切替信号が入力されるモード設定入力端と、リセ ット入力端とを備えている。１２は検出回路９の出力である主電源断続検出信号 を所定時間遅延させる遅延回路、１３はモード切替信号をマイクロプロセッサ １０のモード設定入力端に出力するモード設定用フリップフロップ回路、１４は 遅延回路１２の出力でトリガされる単安定マルチバイブレータ、１５は停電時は 出力インピーダンスが高インピーダンスとなるオープンコレクタ型バッファ回路 で、その出力端はマイクロプロセッサ１０のリセット入力端に接続されている。 １６はダイオード論理和回路、１７は通常電源、１８はバックアップ電源、Ｒ２ はプルアップ抵抗、Ｄ１、Ｄ２はダイオード論理和回路１６を構成するダイオー ドである。なお、主電源断続検出回路９、遅延回路１２、単安定マルチバイブレ ータ１４およびバッファ回路１５には通常電源１７のみから給電されているが、 フリップフロップ回路１３およびマイクロプロセッサ１０のＲＡＭ回路１１には 停電中はバックアップ電源１８から給電されるようになっている。

【００１０】 次に主電源８が停電した場合の図１の回路を動作について、図２のタイミング チャートを参照しながら説明する。

【００１１】 主電源８が断になると（図２ａ）、主電源断続検出回路９はこれを検出して、 マイクロプロセッサ１０に対してこの検出信号を割込み要求信号として出力する （図２ｃ）、この場合、通常電源１７は、その回路に挿入されているコンデンサ の静電容量（1000μＦ程度）により、主電源８の断時点より時間τ１（通常５〜 １０msec）だけ遅れて断となるから（図２ｂ）、この遅延時間τ１の間は、主電 源断続検出回路９、遅延回路１２、単安定マルチバイブレータ１４およびバッフ ァ回路１５が動作している。

【００１２】 マイクロプロセッサ１０は主電源断続検出回路９から発生した割込み要求信号 に対し、要求発生時の動作状態の情報をＲＡＭ回路１１に格納する処理を実行す る（図２ｄのｈ）。一方、検出回路９の出力は、遅延回路１２によって時間τ２ だけ遅延された後にモード設定用フリップフロップ回路１３をリセットし（図２ ｅ）、マイクロプロセッサ１０の動作モードを通常動作モード（図２ｇのｉ）か ら低電力消費モード（図２ｇの不定状態）に切替える。ここでマイクロプロセッ サ１０は遅延時間τ２内でＲＡＭ回路１１への情報格納処理を完了する必要があ るが、遅延時間τ２は通常200μsec〜１msec程度に選ばれており、かつマイクロ プロセッサ１０の動作クロックが通常８〜１０MHz 程度であり、情報格納処理は 数１０〜100μsec程度で完了するため遅延時間τ２内に情報格納を完了すること に対しては充分な時間的余裕がある。

【００１３】 遅延回路１２の出力は、出力パルス幅をτ３とする単安定マルチバイブレータ １４をトリガし、マイクロプロセッサ１０に対してリセットパルスを発生させる が(図２ｆおよびｆ′)、(τ２＋τ３)＞τ１であり、かつ時間τ１経過後、単安 定マルチバイブレータ１４の電源である通常電源１７が断となるので（図２ｂ） 、単安定マルチバイブレータ１４の出力はＬレベル一定となる（図２ｆ）。一方 、バッファ回路１５は通常電源１７から給電されており、かつ停電時は出力イン ピーダンスが高インピーダンスとなり、しかもその出力端にバックアップ電源 １８がプルアップ抵抗Ｒ２を介して接続されているため、マイクロプロセッサ １０のリセット入力端は通常電源１７が断になるのに伴ってＨレベル一定となる （図２ｆ′）。このリセットパルスの発生中、マイクロプロセッサ１０はリセッ ト状態となり、またフリップフロップ回路１３の出力も不定となり、モード不定 状態となるが（図２ｇ）、内蔵ＲＡＭ回路１１の情報保持には影響を与えない。 また、通常電源１７の断と同時にマイクロプロセッサ１０はバックアップ電源 １８によって電源が供給されるため、低電力消費モードにおいてＲＡＭ回路１１ に情報を記憶保持する（図２ｇのｊ）。

【００１４】 以上は、主電源８が停電した場合の図１の回路の動作説明であるが、次に主電 源８が停電状態から復帰したときの図１の回路の動作について図３のタイミング チャートを参照しながら説明する。

【００１５】 主電源８が接になると（図３ｋ）、主電源断続検出回路９はこれを検出して検 出信号を出力する（図３ｍ）。この検出出力は遅延回路１２によって時間τ２だ け遅延され（図３ｎ）、フリップフロップ回路１３に入力されると同時に、単安 定マルチバイブレータ１４をトリガする（図３ｐ）。単安定マルチバイブレータ １４の出力はフリップフロップ回路１３をセットして、フリップフロップ回路 １３から通常動作モードを示すモード切替信号をマイクロプロセッサ１０に対し 出力させるとともに（図３ｑ）マイクロプロセッサ１０をリセットする。そして 単安定マルチバイブレータ１４の出力パルス幅である時間τ３経過後、マイクロ プロセッサ１０のリセット状態が解除され、マイクロプロセッサ１０は、通常動 作モードにおいて処理を開始する（図３ｒのｓ）。マイクロプロセッサ１０はＲ ＡＭ回路１１から情報を読み出し、主電源８が断となったときの状態に継続した 処理を実行する。

【００１６】 図４はモード設定用フリップフロップ回路１３の構成を示す図である。マイク ロプロセッサ１０は元来８種類の動作モードを有しているため、モード設定用フ リップフロップ回路１３が３本の出力ラインによって３ビットのモード切替信号 を出力するようになっている。そして上記８種類の動作モードのうちの２つが通 常動作モードと低電力消費モードとなっているため、その場合のモード切替信号 は図５に示すようになる。

【００１７】

【考案の効果】

本考案によれば、主電源が停電して断となり、再び投入された際に、従来の回 路では困難であった、マイクロプロセッサの動作を主電源の停電時に継続して実 行させることが容易になり、しかも瞬間的な停電が発生した場合に装置の状態が 完全に初期状態に戻ってしまうという問題も解消される。

【００１８】 また本考案によれば、マイクロプロセッサに内蔵されたＲＡＭ回路に情報を記 憶保持した状態で低消費電力モードに移行できるため、停電中の記憶保持を行な うためのＲＡＭ回路を外部に設ける必要がなくなり、ハードウエアが低減する効 果もある。

【図面の簡単な説明】

【図１】本考案の実施例を示すブロック図である。

【図２】図１の回路において主電源が断となったときの
動作を示すタイミングチャートである。

【図３】図１の回路において主電源が接となるときの動
作を示すタイミングチャートである。

【図４】図１のモード設定用フリップフロップ回路の構
成を示す図である。

【図５】図４のフリップフロップ回路から出力されるモ
ード切替信号を示す図である。

【図６】従来のマイクロプロセッサ周辺回路を示す図で
ある。

【符号の説明】

８ 主電源 ９ 主電源断続検出回路 １０ マイクロプロセッサ １１ ＲＡＭ回路 １２ 遅延回路 １３ フリップフロップ回路 １４ 単安定マルチバイブレータ １５ バッファ回路 １６ ダイオード論理和回路 １７ 通常電源 １８ バックアップ電源

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】通常動作モードと低電力消費モードとを有
   し、これら両モード間でモード切替えを行なうためのモ
   ード切替信号が入力される入力端を備え、かつ主電源の
   停電中もバックアップ電源により記憶を保持するＲＡＭ
   回路を内蔵したワンチップ形マイクロプロセッサのため
   のモード制御回路であって、 上記主電源の断続を検出し、上記主電源が断となったと
   きの検出信号により上記マイクロプロセッサに割込み処
   理を発生させ、この割込み処理発生時の動作状態を上記
   ＲＡＭ回路に記憶させる主電源断続検出回路と、 この検出回路の出力を所定時間遅延させる遅延回路と、 この遅延回路の出力によりトリガされる単安定マルチバ
   イブレータと、 上記主電源の停電時には、上記遅延回路の出力によりリ
   セットされて、上記マイクロプロセッサを通常動作モー
   ドから低電力消費モードに切替えるモード切替信号を上
   記マイクロプロセッサに出力し、上記主電源の再投入時
   には、上記単安定マルチバイブレータの出力によりセッ
   トされて上記マイクロプロセッサを低電力消費モードか
   ら通常動作モードに切替えるモード切替信号を上記マイ
   クロプロセッサに出力するモード設定用フリップフロッ
   プ回路とを備えていることを特徴とするマイクロプロセ
   ッサのモード制御回路。