JPH0548113A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
- Publication number
- JPH0548113A JPH0548113A JP3204190A JP20419091A JPH0548113A JP H0548113 A JPH0548113 A JP H0548113A JP 3204190 A JP3204190 A JP 3204190A JP 20419091 A JP20419091 A JP 20419091A JP H0548113 A JPH0548113 A JP H0548113A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- film
- silicon oxide
- semiconductor substrate
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 セル面積を縮小し、微細化、高集積化を可能
にすることができる不揮発性半導体記憶装置およびその
製造方法を提供する。 【構成】 半導体基板１１に設けられたソース領域およ
びドレイン領域１９に挟まれたチャネル領域の上にトン
ネリング媒体となる薄い酸化シリコン膜１２が形成さ
れ、この薄い酸化シリコン膜１２の上に窒化シリコン膜
１３と第１ゲート電極１４が形成されたゲート構造を有
するＭＮＯＳ構造の不揮発性半導体記憶装置において、
ゲート構造の側壁に形成された側壁絶縁膜１５と側壁絶
縁膜１５に接し半導体基板１１の上に形成されたゲート
絶縁膜１６とを介して設けられた第２ゲート電極１７を
有する。
にすることができる不揮発性半導体記憶装置およびその
製造方法を提供する。 【構成】 半導体基板１１に設けられたソース領域およ
びドレイン領域１９に挟まれたチャネル領域の上にトン
ネリング媒体となる薄い酸化シリコン膜１２が形成さ
れ、この薄い酸化シリコン膜１２の上に窒化シリコン膜
１３と第１ゲート電極１４が形成されたゲート構造を有
するＭＮＯＳ構造の不揮発性半導体記憶装置において、
ゲート構造の側壁に形成された側壁絶縁膜１５と側壁絶
縁膜１５に接し半導体基板１１の上に形成されたゲート
絶縁膜１６とを介して設けられた第２ゲート電極１７を
有する。
Description
【０００１】
【産業上の利用分野】本発明はＭＮＯＳ（ゲート電極−
窒化シリコン膜−酸化シリコン膜−半導体基板）型の電
界効果トランジスタからなる不揮発性半導体記憶装置お
よびその製造方法に関する。
窒化シリコン膜−酸化シリコン膜−半導体基板）型の電
界効果トランジスタからなる不揮発性半導体記憶装置お
よびその製造方法に関する。
【０００２】
【従来の技術】従来、電気的に書き換え可能な不揮発性
メモリの１つとして、ＭＮＯＳ型不揮発性半導体記憶装
置がよく知られている。ＭＮＯＳ型不揮発性半導体記憶
装置は、ゲート電極−半導体基板間に電圧を加え、半導
体基板から電子あるいは正孔をトンネリング媒体となり
うる薄い酸化シリコン膜をトンネリングさせ、窒化膜に
トラップさせることにより、しきい値電圧を変化させ、
そのしきい値電圧の変化によって記憶素子として動作さ
せることを原理としている。
メモリの１つとして、ＭＮＯＳ型不揮発性半導体記憶装
置がよく知られている。ＭＮＯＳ型不揮発性半導体記憶
装置は、ゲート電極−半導体基板間に電圧を加え、半導
体基板から電子あるいは正孔をトンネリング媒体となり
うる薄い酸化シリコン膜をトンネリングさせ、窒化膜に
トラップさせることにより、しきい値電圧を変化させ、
そのしきい値電圧の変化によって記憶素子として動作さ
せることを原理としている。
【０００３】以下従来のＭＮＯＳ型不揮発性半導体記憶
装置について説明する。図３は従来のＭＮＯＳ型不揮発
性半導体記憶装置の断面図である。図３において、１は
Ｐ型半導体基板、２はトンネリング媒体となる薄い酸化
シリコン膜、３は窒化シリコン膜、４は第１ゲート電
極、５は酸化シリコン膜、６は第２ゲート電極、７は比
較的浅いＮ型拡散層、８はソース領域およびドレイン領
域となるＮ型拡散層である。また、図３において、右側
のＭＯＳトランジスタをＭＮＯＳトランジスタ、左側の
ＭＯＳトランジスタを選択トランジスタと呼ぶことにす
る。
装置について説明する。図３は従来のＭＮＯＳ型不揮発
性半導体記憶装置の断面図である。図３において、１は
Ｐ型半導体基板、２はトンネリング媒体となる薄い酸化
シリコン膜、３は窒化シリコン膜、４は第１ゲート電
極、５は酸化シリコン膜、６は第２ゲート電極、７は比
較的浅いＮ型拡散層、８はソース領域およびドレイン領
域となるＮ型拡散層である。また、図３において、右側
のＭＯＳトランジスタをＭＮＯＳトランジスタ、左側の
ＭＯＳトランジスタを選択トランジスタと呼ぶことにす
る。
【０００４】通常、ＭＮＯＳトランジスタに記憶させた
情報を読み出す場合、ＭＮＯＳトランジスタの誤書き込
みを防止するために、どうしても選択トランジスタが必
要となる。したがって、不揮発性メモリとして動作する
ためには、ＭＮＯＳトランジスタと選択トランジスタの
２つのＭＯＳトランジスタ構成が必要となっていた。
情報を読み出す場合、ＭＮＯＳトランジスタの誤書き込
みを防止するために、どうしても選択トランジスタが必
要となる。したがって、不揮発性メモリとして動作する
ためには、ＭＮＯＳトランジスタと選択トランジスタの
２つのＭＯＳトランジスタ構成が必要となっていた。
【０００５】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、近年半導体メモリの大容量化が進む中で
ＭＮＯＳ型不揮発性半導体記憶装置においても高集積化
の要求が高まりつつあり、ＭＮＯＳトランジスタと選択
トランジスタの２つのトランジスタを構成しなければな
らず、そのためセル面積が大きくなり、微細化、高集積
化を図ることができないという課題を有していた。
来の構成では、近年半導体メモリの大容量化が進む中で
ＭＮＯＳ型不揮発性半導体記憶装置においても高集積化
の要求が高まりつつあり、ＭＮＯＳトランジスタと選択
トランジスタの２つのトランジスタを構成しなければな
らず、そのためセル面積が大きくなり、微細化、高集積
化を図ることができないという課題を有していた。
【０００６】本発明は上記従来の課題を解決するもの
で、セル面積を縮小し、微細化、高集積化を可能にする
ことができる不揮発性半導体記憶装置およびその製造方
法を提供することを目的とする。
で、セル面積を縮小し、微細化、高集積化を可能にする
ことができる不揮発性半導体記憶装置およびその製造方
法を提供することを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に本発明の不揮発性半導体記憶装置は、半導体基板に設
けられたソース領域およびドレイン領域に挟まれたチャ
ネル領域の上に、トンネリング媒体となる薄い酸化シリ
コン膜を備え、この薄い酸化シリコン膜の上に少なくと
も１層の窒化シリコン膜よりなる第１の絶縁膜を備え、
第１の絶縁膜の上に第１ゲート電極を備えたゲート構造
を有するＭＮＯＳ（ゲート電極−窒化シリコン膜−酸化
シリコン膜−半導体基板）構造の不揮発性半導体記憶装
置において、ゲート構造の側壁に形成された第２の絶縁
膜と第２の絶縁膜に接し半導体基板の上に形成されたゲ
ート絶縁膜とを介して設けられた第２ゲート電極からな
る構成を有している。
に本発明の不揮発性半導体記憶装置は、半導体基板に設
けられたソース領域およびドレイン領域に挟まれたチャ
ネル領域の上に、トンネリング媒体となる薄い酸化シリ
コン膜を備え、この薄い酸化シリコン膜の上に少なくと
も１層の窒化シリコン膜よりなる第１の絶縁膜を備え、
第１の絶縁膜の上に第１ゲート電極を備えたゲート構造
を有するＭＮＯＳ（ゲート電極−窒化シリコン膜−酸化
シリコン膜−半導体基板）構造の不揮発性半導体記憶装
置において、ゲート構造の側壁に形成された第２の絶縁
膜と第２の絶縁膜に接し半導体基板の上に形成されたゲ
ート絶縁膜とを介して設けられた第２ゲート電極からな
る構成を有している。
【０００８】また本発明の不揮発性半導体記憶装置の製
造方法は、一導電型半導体基板の上に薄い酸化シリコン
膜を形成し、薄い酸化シリコン膜の上に窒化シリコン膜
を形成し、窒化シリコン膜の上に第１の多結晶シリコン
膜よりなる第１ゲート電極を形成した後に酸化処理を施
し、半導体基板の上および前記第１ゲート電極の上に酸
化シリコン膜を形成する工程と、酸化シリコン膜の上に
第２の多結晶シリコン膜を全面に堆積し異方性エッチン
グを施すことにより、第１ゲート電極の側壁に第２ゲー
ト電極を形成する工程と、第１ゲート電極および第２ゲ
ート電極をマスクとしてソース領域およびドレイン領域
を形成する工程からなる構成を有している。
造方法は、一導電型半導体基板の上に薄い酸化シリコン
膜を形成し、薄い酸化シリコン膜の上に窒化シリコン膜
を形成し、窒化シリコン膜の上に第１の多結晶シリコン
膜よりなる第１ゲート電極を形成した後に酸化処理を施
し、半導体基板の上および前記第１ゲート電極の上に酸
化シリコン膜を形成する工程と、酸化シリコン膜の上に
第２の多結晶シリコン膜を全面に堆積し異方性エッチン
グを施すことにより、第１ゲート電極の側壁に第２ゲー
ト電極を形成する工程と、第１ゲート電極および第２ゲ
ート電極をマスクとしてソース領域およびドレイン領域
を形成する工程からなる構成を有している。
【０００９】
【作用】この構成によって、ＭＮＯＳトランジスタのゲ
ート電極として用いる第１ゲート電極の側壁に選択トラ
ンジスタのゲート電極である第２ゲート電極を形成して
いるため、第２ゲート電極を自己整合的に製造すること
ができかつＭＮＯＳ型不揮発性半導体記憶装置の微細
化、高集積化の著しい向上を図ることが可能となる。
ート電極として用いる第１ゲート電極の側壁に選択トラ
ンジスタのゲート電極である第２ゲート電極を形成して
いるため、第２ゲート電極を自己整合的に製造すること
ができかつＭＮＯＳ型不揮発性半導体記憶装置の微細
化、高集積化の著しい向上を図ることが可能となる。
【００１０】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。図１は本発明の一実施例における
ＭＮＯＳ型不揮発性半導体記憶装置の断面図である。図
１において、１１はＰ型半導体基板、１２はトンネリン
グ媒体となる薄い酸化シリコン膜、１３は窒化シリコン
膜、１４は第１ゲート電極、１５は側壁絶縁膜、１６は
ゲート絶縁膜、１７は第２ゲート電極、１８は比較的浅
いＮ型拡散層、１９はソース領域およびドレイン領域と
なるＮ型拡散層である。
照しながら説明する。図１は本発明の一実施例における
ＭＮＯＳ型不揮発性半導体記憶装置の断面図である。図
１において、１１はＰ型半導体基板、１２はトンネリン
グ媒体となる薄い酸化シリコン膜、１３は窒化シリコン
膜、１４は第１ゲート電極、１５は側壁絶縁膜、１６は
ゲート絶縁膜、１７は第２ゲート電極、１８は比較的浅
いＮ型拡散層、１９はソース領域およびドレイン領域と
なるＮ型拡散層である。
【００１１】Ｐ型半導体基板１１に比較的浅いＮ型拡散
層１８、ソース領域およびドレイン領域１９が形成さ
れ、比較的浅いＮ型拡散層１８に挟まれた領域の上にト
ンネリング媒体となる薄い酸化シリコン膜１２、窒化シ
リコン膜１３および第１ゲート電極１４が順次積層さ
れ、第１ゲート構造を形成している。この第１ゲート構
造の側壁に側壁絶縁膜１５が形成されている。この側壁
絶縁膜１５は第１ゲート構造の両側のＰ型半導体基板１
１の上に形成されたゲート絶縁膜１６に連なっている。
また第１ゲート構造の側壁に、側壁絶縁膜１５およびゲ
ート絶縁膜１６を介して第２ゲート電極１７が形成され
ている。
層１８、ソース領域およびドレイン領域１９が形成さ
れ、比較的浅いＮ型拡散層１８に挟まれた領域の上にト
ンネリング媒体となる薄い酸化シリコン膜１２、窒化シ
リコン膜１３および第１ゲート電極１４が順次積層さ
れ、第１ゲート構造を形成している。この第１ゲート構
造の側壁に側壁絶縁膜１５が形成されている。この側壁
絶縁膜１５は第１ゲート構造の両側のＰ型半導体基板１
１の上に形成されたゲート絶縁膜１６に連なっている。
また第１ゲート構造の側壁に、側壁絶縁膜１５およびゲ
ート絶縁膜１６を介して第２ゲート電極１７が形成され
ている。
【００１２】次に本発明のＭＮＯＳ型半導体記憶装置の
製造方法について説明する。図２（ａ）〜（ｄ）は本発
明の一実施例におけるＭＮＯＳ型半導体記憶装置の工程
断面図である。まず図２（ａ）に示すように、Ｐ型半導
体基板１１の上にトンネリング媒体となる２nm程度の薄
い酸化シリコン膜１２を酸素雰囲気中での酸化により形
成し、次にジクロルシランとアンモニアの化学反応に基
づく気相成長法により窒化シリコン膜１３を約２０nm形
成し、次に第１ゲート電極１４となる全面にりんを添加
した多結晶シリコン膜を約３００nm堆積する。次にフォ
トレジストを用いた公知のエッチング技術により、第１
ゲート電極１４、窒化シリコン膜１３および薄い酸化シ
リコン膜１２をエッチングし第１ゲート構造を形成す
る。次に図２（ｂ）に示すように、酸素および水素雰囲
気中での処理により側壁絶縁膜１５および２０nm程度の
ゲート絶縁膜１６を同時に形成し、次に第２ゲート電極
１７となる全面にりんを添加した多結晶シリコン膜を約
２００nm堆積する。次に図２（ｃ）に示すように、第１
ゲート構造の側壁に第２ゲート電極１７となる多結晶シ
リコン膜の一部が残るように、公知の異方性エッチング
技術により多結晶シリコン膜を除去して、第２ゲート構
造を形成する。次に図２（ｄ）に示すように、第１ゲー
ト構造および第２ゲート構造をマスクとして、りんイオ
ンを半導体基板１１に３０keV、１×１０13cm-2の条件
で打ち込み、比較的浅いＮ型拡散層１８を形成する。次
にフォトレジストをマスクとして砒素イオンを半導体基
板１１に４０keV、４×１０15cm-2の条件で打ち込み、
ソース領域およびドレイン領域１９を形成する。その
後、図示はしていないが、層間絶縁膜の堆積、コンタク
トホールの開孔、アルミニウム配線層の堆積およびパタ
ーンニング、保護層の堆積などの諸工程を経てＭＮＯＳ
型不揮発性半導体記憶装置が完成する。
製造方法について説明する。図２（ａ）〜（ｄ）は本発
明の一実施例におけるＭＮＯＳ型半導体記憶装置の工程
断面図である。まず図２（ａ）に示すように、Ｐ型半導
体基板１１の上にトンネリング媒体となる２nm程度の薄
い酸化シリコン膜１２を酸素雰囲気中での酸化により形
成し、次にジクロルシランとアンモニアの化学反応に基
づく気相成長法により窒化シリコン膜１３を約２０nm形
成し、次に第１ゲート電極１４となる全面にりんを添加
した多結晶シリコン膜を約３００nm堆積する。次にフォ
トレジストを用いた公知のエッチング技術により、第１
ゲート電極１４、窒化シリコン膜１３および薄い酸化シ
リコン膜１２をエッチングし第１ゲート構造を形成す
る。次に図２（ｂ）に示すように、酸素および水素雰囲
気中での処理により側壁絶縁膜１５および２０nm程度の
ゲート絶縁膜１６を同時に形成し、次に第２ゲート電極
１７となる全面にりんを添加した多結晶シリコン膜を約
２００nm堆積する。次に図２（ｃ）に示すように、第１
ゲート構造の側壁に第２ゲート電極１７となる多結晶シ
リコン膜の一部が残るように、公知の異方性エッチング
技術により多結晶シリコン膜を除去して、第２ゲート構
造を形成する。次に図２（ｄ）に示すように、第１ゲー
ト構造および第２ゲート構造をマスクとして、りんイオ
ンを半導体基板１１に３０keV、１×１０13cm-2の条件
で打ち込み、比較的浅いＮ型拡散層１８を形成する。次
にフォトレジストをマスクとして砒素イオンを半導体基
板１１に４０keV、４×１０15cm-2の条件で打ち込み、
ソース領域およびドレイン領域１９を形成する。その
後、図示はしていないが、層間絶縁膜の堆積、コンタク
トホールの開孔、アルミニウム配線層の堆積およびパタ
ーンニング、保護層の堆積などの諸工程を経てＭＮＯＳ
型不揮発性半導体記憶装置が完成する。
【００１３】以上のように構成された本実施例のＭＮＯ
Ｓ型不揮発性半導体記憶装置においては、ＭＮＯＳトラ
ンジスタの第１ゲート構造の側壁に第２ゲート構造を形
成するようにしたため、第２ゲート電極を自己整合的に
製造することができ、微細化、高集積化を図ることがで
きる。
Ｓ型不揮発性半導体記憶装置においては、ＭＮＯＳトラ
ンジスタの第１ゲート構造の側壁に第２ゲート構造を形
成するようにしたため、第２ゲート電極を自己整合的に
製造することができ、微細化、高集積化を図ることがで
きる。
【００１４】なお上記実施例では、ＮチャネルＭＯＳト
ランジスタの場合について説明したが、ＰチャネルＭＯ
Ｓトランジスタでも良い。またゲート絶縁膜として酸化
シリコン膜、窒化シリコン膜の２層構造を用いたが、窒
化シリコン膜の上を酸化して酸化シリコン膜、窒化シリ
コン膜、酸化シリコン膜の３層構造としても良い。
ランジスタの場合について説明したが、ＰチャネルＭＯ
Ｓトランジスタでも良い。またゲート絶縁膜として酸化
シリコン膜、窒化シリコン膜の２層構造を用いたが、窒
化シリコン膜の上を酸化して酸化シリコン膜、窒化シリ
コン膜、酸化シリコン膜の３層構造としても良い。
【００１５】
【発明の効果】以上のように本発明は、ＭＮＯＳトラン
ジスタの側壁に選択トランジスタを設けることにより、
容易にメモリセルの微細化、高集積化を図ることができ
る優れた不揮発性半導体記憶装置およびその製造方法を
実現できるものである。
ジスタの側壁に選択トランジスタを設けることにより、
容易にメモリセルの微細化、高集積化を図ることができ
る優れた不揮発性半導体記憶装置およびその製造方法を
実現できるものである。
【図１】本発明の一実施例におけるＭＮＯＳ型不揮発性
半導体記憶装置の断面図
半導体記憶装置の断面図
【図２】（ａ）〜（ｄ）は本発明の一実施例におけるＭ
ＮＯＳ型半導体記憶装置の工程断面図
ＮＯＳ型半導体記憶装置の工程断面図
【図３】従来のＭＮＯＳ型不揮発性半導体記憶装置の断
面図
面図
１１ Ｐ型半導体基板（半導体基板） １２ 薄い酸化シリコン膜 １３ 窒化シリコン膜（第１の絶縁膜） １４ 第１ゲート電極 １５ 側壁絶縁膜（第２の絶縁膜） １６ ゲート絶縁膜 １７ 第２ゲート電極 １９ Ｎ型拡散層（ソース領域およびドレイン領域）
Claims (2)
- 【請求項１】 半導体基板に設けられたソース領域およ
びドレイン領域に挟まれたチャネル領域の上にトンネリ
ング媒体となる薄い酸化シリコン膜を備え、前記薄い酸
化シリコン膜の上に窒化シリコン膜よりなる第１の絶縁
膜を備え、前記第１の絶縁膜の上に第１ゲート電極を備
えたゲート構造を有するＭＮＯＳ（ゲート電極−窒化シ
リコン膜−酸化シリコン膜−半導体基板）構造の不揮発
性半導体記憶装置において、前記ゲート構造の側壁に形
成された第２の絶縁膜と前記第２の絶縁膜に接し半導体
基板の上に形成されたゲート絶縁膜とを介して設けられ
た第２ゲート電極を有する不揮発性半導体記憶装置。 - 【請求項２】 一導電型半導体基板の上に薄い酸化シリ
コン膜を形成し、前記薄い酸化シリコン膜の上に窒化シ
リコン膜を形成し、前記窒化シリコン膜の上に第１の多
結晶シリコン膜よりなる第１ゲート電極を形成した後に
酸化処理を施し、前記半導体基板の上および前記第１ゲ
ート電極の上に酸化シリコン膜を形成する工程と、前記
酸化シリコン膜の上に第２の多結晶シリコン膜を全面に
堆積し異方性エッチングを施すことにより、前記第１ゲ
ート電極の側壁に第２ゲート電極を形成する工程と、前
記第１ゲート電極および前記第２ゲート電極をマスクと
してソース領域およびドレイン領域を形成する工程とを
有する不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3204190A JPH0548113A (ja) | 1991-08-14 | 1991-08-14 | 不揮発性半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3204190A JPH0548113A (ja) | 1991-08-14 | 1991-08-14 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548113A true JPH0548113A (ja) | 1993-02-26 |
Family
ID=16486327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3204190A Pending JPH0548113A (ja) | 1991-08-14 | 1991-08-14 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548113A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001230332A (ja) * | 1999-12-06 | 2001-08-24 | Sony Corp | 不揮発性半導体記憶装置およびその動作方法 |
| US6903405B2 (en) | 2002-03-20 | 2005-06-07 | Fujitsu Limited | Semiconductor memory device with a pair of floating gates |
| US7235441B2 (en) | 2003-10-20 | 2007-06-26 | Renesas Technology Corp. | Nonvolatile semiconductor memory device with tapered sidewall gate and method of manufacturing the same |
| US7339827B2 (en) | 2004-06-10 | 2008-03-04 | Renesas Technology Corp. | Non-volatile semiconductor memory device and writing method thereof |
| JP2008536315A (ja) * | 2005-04-07 | 2008-09-04 | スパンジョン・リミテッド・ライアビリティ・カンパニー | スプリットゲート型マルチビットメモリセル |
| US7667259B2 (en) | 2005-06-20 | 2010-02-23 | Renesas Technology Corp. | Non-volatile semiconductor device and method of fabricating embedded non-volatile semiconductor memory device with sidewall gate |
| US7863131B2 (en) | 2004-08-11 | 2011-01-04 | Renesas Electronics Corporation | Semiconductor device and manufacturing method for semiconductor device to reduce the lithography masks |
| US7872298B2 (en) | 2006-08-03 | 2011-01-18 | Renesas Electronics Corporation | Split-gate type memory device |
| JP2011135105A (ja) * | 2011-04-01 | 2011-07-07 | Renesas Electronics Corp | 半導体装置 |
| US8390053B2 (en) | 2007-08-24 | 2013-03-05 | Renesas Electronics Corporation | Nonvolatile semiconductor device including a field effect transistor having a charge storage layer of predetermined length |
-
1991
- 1991-08-14 JP JP3204190A patent/JPH0548113A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001230332A (ja) * | 1999-12-06 | 2001-08-24 | Sony Corp | 不揮発性半導体記憶装置およびその動作方法 |
| US6903405B2 (en) | 2002-03-20 | 2005-06-07 | Fujitsu Limited | Semiconductor memory device with a pair of floating gates |
| US7235441B2 (en) | 2003-10-20 | 2007-06-26 | Renesas Technology Corp. | Nonvolatile semiconductor memory device with tapered sidewall gate and method of manufacturing the same |
| US7442986B2 (en) | 2003-10-20 | 2008-10-28 | Renesas Technology Corp. | Nonvolatile semiconductor memory device with tapered sidewall gate and method of manufacturing the same |
| US7339827B2 (en) | 2004-06-10 | 2008-03-04 | Renesas Technology Corp. | Non-volatile semiconductor memory device and writing method thereof |
| US7863131B2 (en) | 2004-08-11 | 2011-01-04 | Renesas Electronics Corporation | Semiconductor device and manufacturing method for semiconductor device to reduce the lithography masks |
| JP2008536315A (ja) * | 2005-04-07 | 2008-09-04 | スパンジョン・リミテッド・ライアビリティ・カンパニー | スプリットゲート型マルチビットメモリセル |
| US8324092B2 (en) | 2005-06-20 | 2012-12-04 | Renesas Electronics Corporation | Non-volatile semiconductor device and method of fabricating embedded non-volatile semiconductor memory device with sidewall gate |
| US7667259B2 (en) | 2005-06-20 | 2010-02-23 | Renesas Technology Corp. | Non-volatile semiconductor device and method of fabricating embedded non-volatile semiconductor memory device with sidewall gate |
| US8679915B2 (en) | 2005-06-20 | 2014-03-25 | Renesas Electronics Corporation | Non-volatile semiconductor device and method of fabricating embedded non-volatile semiconductor memory device with sidewall gate |
| US7872298B2 (en) | 2006-08-03 | 2011-01-18 | Renesas Electronics Corporation | Split-gate type memory device |
| US7935597B2 (en) | 2006-08-03 | 2011-05-03 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
| US8390053B2 (en) | 2007-08-24 | 2013-03-05 | Renesas Electronics Corporation | Nonvolatile semiconductor device including a field effect transistor having a charge storage layer of predetermined length |
| US8796756B2 (en) | 2007-08-24 | 2014-08-05 | Renesas Electronics Corporation | Nonvolatile semiconductor device and method of manufacturing the same |
| US9117849B2 (en) | 2007-08-24 | 2015-08-25 | Renesas Electronics Corporation | Nonvolatile semiconductor device and method of manufacturing the same |
| JP2011135105A (ja) * | 2011-04-01 | 2011-07-07 | Renesas Electronics Corp | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5338954A (en) | Semiconductor memory device having an insulating film and a trap film joined in a channel region | |
| KR100391985B1 (ko) | 축소가능한 2개의 트랜지스터로 구성된 기억소자의 제조방법 | |
| JP3967193B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2877103B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| CN102969279B (zh) | 用于制造半导体器件的方法 | |
| US20080111180A1 (en) | Split gate flash memory device having self-aligned control gate and method of manufacturing the same | |
| JP4003031B2 (ja) | 半導体装置の製造方法 | |
| JPH08250612A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US7671406B2 (en) | Semiconductor device and method of fabricating the same | |
| JPH0548113A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US6589844B2 (en) | Process for manufacturing semiconductor memory device having floating and control gates in which multiple insulating films are formed over floating gates | |
| JP2004228571A (ja) | Ｓｏｎｏｓ型不揮発性メモリ及びその製造方法 | |
| JP2003282748A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JPS6123661B2 (ja) | ||
| US7084453B2 (en) | Method of forming different oxide thickness for high voltage transistor and memory cell tunnel dielectric | |
| JPH05251711A (ja) | 半導体集積回路及びその製造方法 | |
| US6559010B1 (en) | Method for forming embedded non-volatile memory | |
| US20030157758A1 (en) | Non-volatile semiconductor memory device and manufacturing method therefor | |
| JP4394177B2 (ja) | 半導体装置及びその製造方法 | |
| JP4334315B2 (ja) | 半導体記憶装置の製造方法 | |
| US6511882B1 (en) | Method for preventing the leakage path in embedded non-volatile memory | |
| JPH0485883A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2020167356A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP3382157B2 (ja) | 半導体装置及びその製造方法 | |
| JP4820978B2 (ja) | 半導体集積回路デバイスの製造方法 |