JPH0548407A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPH0548407A JPH0548407A JP3206719A JP20671991A JPH0548407A JP H0548407 A JPH0548407 A JP H0548407A JP 3206719 A JP3206719 A JP 3206719A JP 20671991 A JP20671991 A JP 20671991A JP H0548407 A JPH0548407 A JP H0548407A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- pulse
- output
- latch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】容量負荷、温度、動作電圧に影響されずにパル
スを発生する 【構成】少なくともラッチ回路を持ち、パルスを出力し
ている状態のラッチ回路は、被駆動体を動作させた後、
遅延された信号でラッチ回路を非パルス出力状態に切り
替える。従って、被駆動体が動作し続けるまでパルスを
出力するので、容量負荷、温度、動作電圧に影響されず
に確実に被駆動体を駆動するパルスを発生することがで
きる。
スを発生する 【構成】少なくともラッチ回路を持ち、パルスを出力し
ている状態のラッチ回路は、被駆動体を動作させた後、
遅延された信号でラッチ回路を非パルス出力状態に切り
替える。従って、被駆動体が動作し続けるまでパルスを
出力するので、容量負荷、温度、動作電圧に影響されず
に確実に被駆動体を駆動するパルスを発生することがで
きる。
Description
【０００１】
【産業上の利用分野】本発明は、所定の入力信号をトリ
ガとしてパルス信号を出力するパルス発生回路に関す
る。
ガとしてパルス信号を出力するパルス発生回路に関す
る。
【０００２】
【従来の技術】従来より、所定の入力信号をトリガとし
てパルスを発生するパルス発生回路としては、図３
（ａ）の回路が多く用いられている。図３（ａ）におい
て、１、２、３は信号遅延の為のインバータ、４はナン
ド・ゲートである。５、６、７は信号線で、５は入力信
号、６はインバータ３の出力信号、７はナンド・ゲート
４の出力信号である。図３（ａ）の回路の動作につい
て、図３（ｂ）のタイミング・チャート図を用いて説明
する。信号５、信号６、信号７は、各々図３（ａ）の信
号５、信号６、信号７に対応する。ここで入力信号５が
図３（ｂ）のように入力されたとする。すると、信号６
にはインバータ１、２、３によりｔｄ２だけ遅延した信
号が出力される。この結果信号７には、入力信号５の終
了タイミングに同期し、パルス幅ｔｄ２のパルスを出力
する事ができる。
てパルスを発生するパルス発生回路としては、図３
（ａ）の回路が多く用いられている。図３（ａ）におい
て、１、２、３は信号遅延の為のインバータ、４はナン
ド・ゲートである。５、６、７は信号線で、５は入力信
号、６はインバータ３の出力信号、７はナンド・ゲート
４の出力信号である。図３（ａ）の回路の動作につい
て、図３（ｂ）のタイミング・チャート図を用いて説明
する。信号５、信号６、信号７は、各々図３（ａ）の信
号５、信号６、信号７に対応する。ここで入力信号５が
図３（ｂ）のように入力されたとする。すると、信号６
にはインバータ１、２、３によりｔｄ２だけ遅延した信
号が出力される。この結果信号７には、入力信号５の終
了タイミングに同期し、パルス幅ｔｄ２のパルスを出力
する事ができる。
【０００３】
【発明が解決しようとする課題】しかしながら、前述の
従来技術の場合は以下に示す課題があった。信号７に
は、信号７に出力されるパルスにより駆動する被駆動回
路が接続される。ここで、信号７により駆動される被駆
動回路の容量負荷が大きくなりすぎると、被駆動回路を
駆動できなくなってしまう。この事を図４のタイミング
・チャート図で説明する。波形Ｐ１は、信号７に容量負
荷が付いていない場合の理想的なパルス波形をしめす。
波形Ｐ２は、信号７に容量負荷が付いている場合のパル
ス波形を示す。Ｈはハイ・レベルを示し、Ｌはロウ・レ
ベルを示す。ここでＶＬは、被駆動体のロジック・レベ
ルであり、このロジック・レベルを越えた信号が被駆動
体に与えられると、被駆動体は動作する。従って、被駆
動体の容量負荷が大きく成りすぎると、波形Ｐ２が遅延
し、所定のパルス幅の間でロジック・レベルＶＬを越え
る事ができない。これを防止する為には、図３（ａ）に
おける信号遅延用のインバータ１、２、３に直列に複数
個のインバータを追加するか、あるいは信号遅延用のイ
ンバータと信号遅延用インバータの間に容量素子を追加
し信号６の遅延量を増加し、発生するパルス幅を大きく
すれば良い。しかしながら、インバータもしくは容量素
子の追加は回路を複雑にし、コスト・アップの一因とな
ってしまう。また、インバータを構成するトランジスタ
は温度や動作電圧によって特性が変化するので、インバ
ータの遅延時間も温度、動作電圧によって変化してしま
う。従って広い温度範囲、広い電圧範囲で確実にパルス
を発生するように、設計上作り込むのは困難であった。
従来技術の場合は以下に示す課題があった。信号７に
は、信号７に出力されるパルスにより駆動する被駆動回
路が接続される。ここで、信号７により駆動される被駆
動回路の容量負荷が大きくなりすぎると、被駆動回路を
駆動できなくなってしまう。この事を図４のタイミング
・チャート図で説明する。波形Ｐ１は、信号７に容量負
荷が付いていない場合の理想的なパルス波形をしめす。
波形Ｐ２は、信号７に容量負荷が付いている場合のパル
ス波形を示す。Ｈはハイ・レベルを示し、Ｌはロウ・レ
ベルを示す。ここでＶＬは、被駆動体のロジック・レベ
ルであり、このロジック・レベルを越えた信号が被駆動
体に与えられると、被駆動体は動作する。従って、被駆
動体の容量負荷が大きく成りすぎると、波形Ｐ２が遅延
し、所定のパルス幅の間でロジック・レベルＶＬを越え
る事ができない。これを防止する為には、図３（ａ）に
おける信号遅延用のインバータ１、２、３に直列に複数
個のインバータを追加するか、あるいは信号遅延用のイ
ンバータと信号遅延用インバータの間に容量素子を追加
し信号６の遅延量を増加し、発生するパルス幅を大きく
すれば良い。しかしながら、インバータもしくは容量素
子の追加は回路を複雑にし、コスト・アップの一因とな
ってしまう。また、インバータを構成するトランジスタ
は温度や動作電圧によって特性が変化するので、インバ
ータの遅延時間も温度、動作電圧によって変化してしま
う。従って広い温度範囲、広い電圧範囲で確実にパルス
を発生するように、設計上作り込むのは困難であった。
【０００４】本発明は、上述した課題を解決するもので
あり、その目的は、被駆動体の容量負荷の大小にかかわ
らず、被駆動体を確実に動作させるパルス発生回路を提
供する事にある。
あり、その目的は、被駆動体の容量負荷の大小にかかわ
らず、被駆動体を確実に動作させるパルス発生回路を提
供する事にある。
【０００５】
【課題を解決するための手段】本発明のパルス発生回路
は、ＲＳラッチ回路と、前記ＲＳラッチ出力と前記ＲＳ
ラッチ回路のセット入力信号とを入力する論理積回路
と、前記論理積回路出力を遅延させる遅延回路とで構成
され、前記遅延回路出力を前記ＲＳラッチ回路のリセッ
ト入力に接続した事を特徴とする。
は、ＲＳラッチ回路と、前記ＲＳラッチ出力と前記ＲＳ
ラッチ回路のセット入力信号とを入力する論理積回路
と、前記論理積回路出力を遅延させる遅延回路とで構成
され、前記遅延回路出力を前記ＲＳラッチ回路のリセッ
ト入力に接続した事を特徴とする。
【０００６】
【作用】本発明によれば、論理積出力が被駆動体が動作
するまでＲＳラッチ回路の状態は変化せず、ＲＳラッチ
回路は被駆動体を動作させた後、遅延回路により遅延し
た信号によりリセットされる（ＲＳラッチ回路の状態が
変化する）ので被駆動体の容量負荷が大きくても、論理
積出力は確実に被駆動体を駆動する事ができる。
するまでＲＳラッチ回路の状態は変化せず、ＲＳラッチ
回路は被駆動体を動作させた後、遅延回路により遅延し
た信号によりリセットされる（ＲＳラッチ回路の状態が
変化する）ので被駆動体の容量負荷が大きくても、論理
積出力は確実に被駆動体を駆動する事ができる。
【０００７】
【実施例】本発明の一実施例の回路図を図１（ａ）に示
す。図１（ａ）に於て１２、１３、１４はナンド・ゲー
トで、ナンド・ゲート１２とナンド・ゲート１３とによ
り、ＲＳラッチ回路を構成している。ナンド・ゲート１
４は前記ＲＳラッチ回路出力の信号１０と、前記ＲＳラ
ッチ回路のセット入力信号８を入力した論理積回路。１
５、１６、１７、１８はインバータであり、信号１１を
遅延させる遅延回路である。インバータの数は偶数個で
ある。遅延回路の出力信号９は前記ＲＳラッチ回路のリ
セット入力として、ナンド・ゲート１２へ入力されてい
る。インバータ１９は上述した本発明の一実施例の回路
によって、駆動される被駆動体を示す。
す。図１（ａ）に於て１２、１３、１４はナンド・ゲー
トで、ナンド・ゲート１２とナンド・ゲート１３とによ
り、ＲＳラッチ回路を構成している。ナンド・ゲート１
４は前記ＲＳラッチ回路出力の信号１０と、前記ＲＳラ
ッチ回路のセット入力信号８を入力した論理積回路。１
５、１６、１７、１８はインバータであり、信号１１を
遅延させる遅延回路である。インバータの数は偶数個で
ある。遅延回路の出力信号９は前記ＲＳラッチ回路のリ
セット入力として、ナンド・ゲート１２へ入力されてい
る。インバータ１９は上述した本発明の一実施例の回路
によって、駆動される被駆動体を示す。
【０００８】次に、図１（ａ）の本発明の一実施例の動
作について、タイミング・チャート図の図１（ｂ）を用
いて説明する。信号８、９、１０、１１は図１（ａ）の
信号８、９、１０、１１と各々同じ信号を示している。
ここで、信号８がロウ・レベルからハイ・レベルへ変化
する時を説明する。最初、信号８がロウ・レベルの時は
ナンド・ゲート１４の出力信号１１はハイ・レベルを出
力する。従って偶数個のインバータ１５から１８から構
成される遅延回路の出力信号９も、同様にハイ・レベル
となる。ナンド・ゲート１３の出力信号は、ナンド・ゲ
ート１３の入力信号８がロウ・レベルであるからハイ・
レベルを出力する。ナンド・ゲート１２の出力信号は、
信号９と信号１０がハイ・レベルであるのでロウ・レベ
ルを出力する。
作について、タイミング・チャート図の図１（ｂ）を用
いて説明する。信号８、９、１０、１１は図１（ａ）の
信号８、９、１０、１１と各々同じ信号を示している。
ここで、信号８がロウ・レベルからハイ・レベルへ変化
する時を説明する。最初、信号８がロウ・レベルの時は
ナンド・ゲート１４の出力信号１１はハイ・レベルを出
力する。従って偶数個のインバータ１５から１８から構
成される遅延回路の出力信号９も、同様にハイ・レベル
となる。ナンド・ゲート１３の出力信号は、ナンド・ゲ
ート１３の入力信号８がロウ・レベルであるからハイ・
レベルを出力する。ナンド・ゲート１２の出力信号は、
信号９と信号１０がハイ・レベルであるのでロウ・レベ
ルを出力する。
【０００９】次に、信号８がハイ・レベルに変化する
と、ナンド・ゲート１４の一方の入力信号８はハイ・レ
ベル、他の一方の入力信号１０はハイ・レベルをラッチ
しているのでナンド・ゲート１４の出力信号１１は、ロ
ウ・レベルに切り替わる。信号１１のレベルは遅延回路
のインバータ１５、１６、１７、１８を経て遅延した
後、信号９としてナンド・ゲート１２にロウ・レベルを
入力する。するとナンド回路１２は、信号１９にハイ・
レベルを出力する。ナンド・ゲート１３の出力信号１０
は、ナンド・ゲート１３の一方の入力信号１９と、他の
一方の入力信号８が、ハイ・レベルとなるので、ロウ・
レベルとなる。これによりナンド・ゲート１４の出力は
ハイ・レベルに復帰する。従って、ナンド・ゲート１４
の出力信号１１は、図１（ｂ）に示す様に遅延回路によ
り幅ｔｄ１のパルスを発生する事ができる。
と、ナンド・ゲート１４の一方の入力信号８はハイ・レ
ベル、他の一方の入力信号１０はハイ・レベルをラッチ
しているのでナンド・ゲート１４の出力信号１１は、ロ
ウ・レベルに切り替わる。信号１１のレベルは遅延回路
のインバータ１５、１６、１７、１８を経て遅延した
後、信号９としてナンド・ゲート１２にロウ・レベルを
入力する。するとナンド回路１２は、信号１９にハイ・
レベルを出力する。ナンド・ゲート１３の出力信号１０
は、ナンド・ゲート１３の一方の入力信号１９と、他の
一方の入力信号８が、ハイ・レベルとなるので、ロウ・
レベルとなる。これによりナンド・ゲート１４の出力は
ハイ・レベルに復帰する。従って、ナンド・ゲート１４
の出力信号１１は、図１（ｂ）に示す様に遅延回路によ
り幅ｔｄ１のパルスを発生する事ができる。
【００１０】一方、被駆動体のインバータ２０の容量負
荷が大きく、信号１１の遅延が大きい場合について図２
のタイミング・チャート図で説明する。図２に於て信号
Ｐ３は、ナンド・ゲート１４の出力信号である信号１１
に容量負荷が付かない場合の理想的パルスを示す。これ
に対して信号Ｐ４は、被駆動体のインバータ２０の容量
負荷が大きく、信号１１が遅延している状態を示す。Ｈ
はハイ・レベルを示しＬはロウ・レベルを示す。ＶＬは
被駆動体のインバータ２０のロジック・レベルを示す。
本発明の場合は図２のＰ４パルスに示す様に、信号１１
が大きく遅延しても、インバータ２０とインバータ１５
のロジック・レベルが同じであれば、信号１１は前記ロ
ジック・レベルＶＬを越える所まで変化する。これは、
インバータ１５が駆動しない限りナンド・ゲート１２と
ナンド・ゲート１３とで構成されるＲＳラッチ回路にリ
セットがかからず（信号９がロウ・レベルに切り替わら
ないのでＲＳラッチ回路にリセット入力されない）信号
１１のレベルがロウ・レベルであり続ける為である。従
って、ナンド・ゲート１４が駆動する被駆動体の容量負
荷が過大であっても、ナンド・ゲート１４は確実にパル
スを発生できる訳である。
荷が大きく、信号１１の遅延が大きい場合について図２
のタイミング・チャート図で説明する。図２に於て信号
Ｐ３は、ナンド・ゲート１４の出力信号である信号１１
に容量負荷が付かない場合の理想的パルスを示す。これ
に対して信号Ｐ４は、被駆動体のインバータ２０の容量
負荷が大きく、信号１１が遅延している状態を示す。Ｈ
はハイ・レベルを示しＬはロウ・レベルを示す。ＶＬは
被駆動体のインバータ２０のロジック・レベルを示す。
本発明の場合は図２のＰ４パルスに示す様に、信号１１
が大きく遅延しても、インバータ２０とインバータ１５
のロジック・レベルが同じであれば、信号１１は前記ロ
ジック・レベルＶＬを越える所まで変化する。これは、
インバータ１５が駆動しない限りナンド・ゲート１２と
ナンド・ゲート１３とで構成されるＲＳラッチ回路にリ
セットがかからず（信号９がロウ・レベルに切り替わら
ないのでＲＳラッチ回路にリセット入力されない）信号
１１のレベルがロウ・レベルであり続ける為である。従
って、ナンド・ゲート１４が駆動する被駆動体の容量負
荷が過大であっても、ナンド・ゲート１４は確実にパル
スを発生できる訳である。
【００１１】上述の説明では入力信号の立ち上がり信号
に同期したパルスを発生する一実施例を説明したが、入
力信号の立ち下がり信号に同期したパルスを得たい場合
は、図１（ａ）に於けるナンド・ゲート１２、１３、１
４の三つをノア・ゲートに置き換えればよい。また、図
１（ａ）では遅延用のインバータを４個図示したが、４
個だけに限る訳ではなく、必要なパルス幅を得る為にイ
ンバータの数は２×ｎ個（ｎは整数）で無論よい。
に同期したパルスを発生する一実施例を説明したが、入
力信号の立ち下がり信号に同期したパルスを得たい場合
は、図１（ａ）に於けるナンド・ゲート１２、１３、１
４の三つをノア・ゲートに置き換えればよい。また、図
１（ａ）では遅延用のインバータを４個図示したが、４
個だけに限る訳ではなく、必要なパルス幅を得る為にイ
ンバータの数は２×ｎ個（ｎは整数）で無論よい。
【００１２】
【発明の効果】以上述べたように本発明によれば、入力
信号のレベル変化をトリガとしてパルスを発生する事が
でき、前記パルスは過大な容量負荷が付いたとしても、
被駆動体が動作するまでパルスを出力し続けるので、容
量負荷の大小の影響を受けずに確実に動作する事ができ
るという効果がある。
信号のレベル変化をトリガとしてパルスを発生する事が
でき、前記パルスは過大な容量負荷が付いたとしても、
被駆動体が動作するまでパルスを出力し続けるので、容
量負荷の大小の影響を受けずに確実に動作する事ができ
るという効果がある。
【００１３】また、温度や動作電圧が変化して、回路を
構成する各々のトランジスタの特性が変動し、遅延回路
によって作られるパルス幅が変化しても、遅延回路が動
作するタイミングを被駆動体が動作するよりも、同じか
よりおそく動作するように、被駆動体のロジック・レベ
ルと遅延回路の最初のインバータのロジック・レベルを
作り込んでおけば、温度や動作電圧の影響をほとんど受
けずにパルスを発生する事ができるという効果がある。
構成する各々のトランジスタの特性が変動し、遅延回路
によって作られるパルス幅が変化しても、遅延回路が動
作するタイミングを被駆動体が動作するよりも、同じか
よりおそく動作するように、被駆動体のロジック・レベ
ルと遅延回路の最初のインバータのロジック・レベルを
作り込んでおけば、温度や動作電圧の影響をほとんど受
けずにパルスを発生する事ができるという効果がある。
【００１４】また、本発明の回路を直列に多段接続する
事により、入力信号のレベル変化をトリガとして任意の
数（整数）のパルスを連続的に出力できるという効果も
ある。
事により、入力信号のレベル変化をトリガとして任意の
数（整数）のパルスを連続的に出力できるという効果も
ある。
【００１５】この一例を図５（ａ）の回路図に示す。本
発明の回路を３個直列に接続した例である。ここで、信
号１５に立ち上がりの信号が入力したとすると、図５
（ｂ）のタイミング・チャート図にしめす動作をする。
図５（ａ）の信号名と図５（ｂ）の信号名は同じであ
る。図５（ｂ）に示す用に、信号１５の立ち上がりにた
いして信号１６、信号１７、信号１８の順に連続的にパ
ルスを出力する事ができる。本発明の回路をｎ個直列に
接続すれば、連続したｎ個のパルスを得られる事は言う
までもない。
発明の回路を３個直列に接続した例である。ここで、信
号１５に立ち上がりの信号が入力したとすると、図５
（ｂ）のタイミング・チャート図にしめす動作をする。
図５（ａ）の信号名と図５（ｂ）の信号名は同じであ
る。図５（ｂ）に示す用に、信号１５の立ち上がりにた
いして信号１６、信号１７、信号１８の順に連続的にパ
ルスを出力する事ができる。本発明の回路をｎ個直列に
接続すれば、連続したｎ個のパルスを得られる事は言う
までもない。
【図１】（ａ）本発明の一実施例を示す回路図。 （ｂ）本発明の一実施例を示すタイミング・チャート
図。
図。
【図２】本発明の動作を示すタイミング・チャート図。
【図３】（ａ）従来例の回路図。 （ｂ）従来例の動作を示すタイミング・チャート図。
【図４】従来例の動作を示すタイミング・チャート図。
【図５】（ａ）本発明の応用例を示す回路図。 （ｂ）本発明の応用例の動作を示すタイミング・チャー
ト図。
ト図。
１、２、３ インバータ ４ ナンド・ゲート ５、６、７、８、９、１０、１１ 信号線 １２、１３、１４ ナンド・ゲート １５、１６、１７、１８ 信号線
Claims (1)
- 【請求項１】ＲＳラッチ回路と、前記ＲＳラッチ回路出
力と前記ＲＳラッチ回路のセット入力信号を入力信号と
する論理積回路と、前記論理積回路出力を遅延させる遅
延回路とで構成され、前記遅延回路出力を前記ＲＳラッ
チ回路のリセット入力へ接続した事を特徴とするパルス
発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3206719A JPH0548407A (ja) | 1991-08-19 | 1991-08-19 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3206719A JPH0548407A (ja) | 1991-08-19 | 1991-08-19 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548407A true JPH0548407A (ja) | 1993-02-26 |
Family
ID=16527976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3206719A Pending JPH0548407A (ja) | 1991-08-19 | 1991-08-19 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548407A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742192A (en) * | 1995-06-15 | 1998-04-21 | Intel Corporation | Circuit for generating a pulse signal to drive a pulse latch |
| US7075352B2 (en) | 2003-02-18 | 2006-07-11 | Samsung Electronics Co., Ltd. | Latch-based pulse generator |
-
1991
- 1991-08-19 JP JP3206719A patent/JPH0548407A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742192A (en) * | 1995-06-15 | 1998-04-21 | Intel Corporation | Circuit for generating a pulse signal to drive a pulse latch |
| US7075352B2 (en) | 2003-02-18 | 2006-07-11 | Samsung Electronics Co., Ltd. | Latch-based pulse generator |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5453707A (en) | Polyphase clock generation circuit | |
| US5619170A (en) | PLL timing generator with voltage controlled oscillator | |
| EP0803791A1 (en) | Clock Generation | |
| JP3620657B2 (ja) | 論理信号の状態遷移を検出する回路 | |
| US6828837B2 (en) | Low power flip-flop circuit | |
| US7119598B2 (en) | Clock control circuit and method | |
| US4866310A (en) | Clock signal generator | |
| US6621314B2 (en) | Delay locked loop | |
| US5365128A (en) | High-resolution synchronous delay line | |
| KR950004058A (ko) | 펄스폭 변조회로 | |
| US6313673B1 (en) | Frequency-dividing circuit capable of generating frequency-divided signal having duty ratio of 50% | |
| JP2549229B2 (ja) | デイジタルクロツク信号波形整形回路 | |
| US5723993A (en) | Pulse generating circuit for use in a semiconductor memory device | |
| KR970063930A (ko) | 가변 지연회로와 이것을 사용한 링 발진기 및 펄스폭 가변회로 | |
| US20030234670A1 (en) | Frequency doubling two-phase clock generation circuit | |
| US5426390A (en) | Circuit for generating input transition detection pulse | |
| JPH0832413A (ja) | 同期式ラッチ回路 | |
| KR950006887Y1 (ko) | 펄스 모서리 검출회로 | |
| KR100282420B1 (ko) | 입력버퍼회로 | |
| KR0144487B1 (ko) | 가변형 지연회로 | |
| KR100474991B1 (ko) | 반도체 메모리장치의 입력버퍼 및 입력 버퍼링 방법 | |
| KR0141711B1 (ko) | 상승/하강 에지 검출장치 | |
| KR20020068623A (ko) | 반도체 소자의 딜레이 회로 | |
| KR100216273B1 (ko) | 듀티 사이클 제어 회로 | |
| KR0184153B1 (ko) | 주파수 분주 회로 |