JPH0548589A - ｍＢ１Ｃ同期回路 - Google Patents
ｍＢ１Ｃ同期回路Info
- Publication number
- JPH0548589A JPH0548589A JP3231170A JP23117091A JPH0548589A JP H0548589 A JPH0548589 A JP H0548589A JP 3231170 A JP3231170 A JP 3231170A JP 23117091 A JP23117091 A JP 23117091A JP H0548589 A JPH0548589 A JP H0548589A
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- JP
- Japan
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- circuit
- digital signal
- bit
- parallel digital
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 本発明はｍＢ１Ｃ符号を用いた並列デジタル
信号の相補ビットの検出を速やかに行って前記並列デジ
タル信号の同期を迅速に確立することができるｍＢ１Ｃ
同期回路を提供することを目的としている。 【構成】 直並列変換回路１により出力された並列デジ
タル信号１０１の隣接する２ビットは全て排他的論理和
回路２−１〜２−６によって排他的論理和を取られ、こ
の結果から同期保護計数回路３−１〜３−６が相補ビッ
トを検出して、これを計数する。比較判定回路６はこれ
ら計数値の中で最も大きい値を判定する。切替回路７は
この判定結果により入力される並列デジタル信号１０１
のビットの順番を同期が確立されるようにシフトして入
れ替える。
信号の相補ビットの検出を速やかに行って前記並列デジ
タル信号の同期を迅速に確立することができるｍＢ１Ｃ
同期回路を提供することを目的としている。 【構成】 直並列変換回路１により出力された並列デジ
タル信号１０１の隣接する２ビットは全て排他的論理和
回路２−１〜２−６によって排他的論理和を取られ、こ
の結果から同期保護計数回路３−１〜３−６が相補ビッ
トを検出して、これを計数する。比較判定回路６はこれ
ら計数値の中で最も大きい値を判定する。切替回路７は
この判定結果により入力される並列デジタル信号１０１
のビットの順番を同期が確立されるようにシフトして入
れ替える。
Description
【０００１】
【産業上の利用分野】本発明は伝送路符号にｍＢ１Ｃ符
号則を使用するデジタル伝送装置の相補ビット検出によ
って同期を取るｍＢ１Ｃ同期回路に関する。
号則を使用するデジタル伝送装置の相補ビット検出によ
って同期を取るｍＢ１Ｃ同期回路に関する。
【０００２】
【従来の技術】この種のｍＢ１Ｃ同期回路では、ｍＢ１
Ｃ符号化する際にｍビットをブロックとしてｍビット目
の補符号をｍ＋１ビット目に冗長ビットとして挿入して
いる。このため、従来のこの種のｍＢ１Ｃ同期回路で
は、ｍビット目とｍ＋１ビット目との排他的論理和を取
り、同期保護回路が前記排他的論理和結果から相補ビッ
トを検出しなかった場合に、基本同期のビット単位を移
動することによって、同期確立を行うように構成されて
いる。
Ｃ符号化する際にｍビットをブロックとしてｍビット目
の補符号をｍ＋１ビット目に冗長ビットとして挿入して
いる。このため、従来のこの種のｍＢ１Ｃ同期回路で
は、ｍビット目とｍ＋１ビット目との排他的論理和を取
り、同期保護回路が前記排他的論理和結果から相補ビッ
トを検出しなかった場合に、基本同期のビット単位を移
動することによって、同期確立を行うように構成されて
いる。
【０００３】図２は従来この種の同期回路のｍ＝５の場
合の一例を示すブロック図である。直列デジタル信号１
００が直並列変換回路１に入力されると、この直並列変
換回路１は入力される５ＢＩＣ符号の直列デジタル信号
を６ビットの並列デジタル信号１０１に変換して、これ
を外部に出力する。この時、直並列変換回路１には論理
和回路５を通過したクロック６０が入力され、このクロ
ック６０に基づいて前記直並列変換が行われる。上記の
如くして作成された並列デジタル信号１０１の６ビット
の出力信号のうち５ビット目と６ビット目の信号が排他
的論理和回路２に入力されて、ここで両信号の排他的論
理和が取られ、この結果が同期保護計数回路３に出力さ
れる。ここで、前記並列デジタル信号の５ビット目と６
ビット目が相補ビットである場合、同期保護計数回路３
は排他的論理和結果から同期が掛かっていると判定して
これを計数し、逆に前記５ビット目と６ビット目が相補
ビットでない場合、前記排他的論理和から同期が外れた
ことを検出する。シフトパルス発生回路４は同期保護計
数回路３から同期が外されたことを知らされると、シフ
トパルス200 を発生して、これを論理和回路５に出力す
る。この論理和回路５にはクロック ６０も入力され且
つ、このクロック６０の周波数の方がシフトパルス発生
回路４から発生されるパルス２００の周波数よりも高い
ため、論理和回路５にて両者の論理和が取られると、ク
ロック６０の中の１周期のクロックが潰れて歯抜けのク
ロックとなり、これが直並列変換回路１に入力される。
これにより、直並列変換回路１はビットを１個ずらした
並列デジタル信号１０１を出力する。このような動作を
繰り返すことにより、最終的に直並列変換回路１から出
力される並列デジタル信号１０１の５ビット目と６ビッ
ト目が相補ビットとなって、並列デジタル信号１０１の
同期が確立された状態になる。
合の一例を示すブロック図である。直列デジタル信号１
００が直並列変換回路１に入力されると、この直並列変
換回路１は入力される５ＢＩＣ符号の直列デジタル信号
を６ビットの並列デジタル信号１０１に変換して、これ
を外部に出力する。この時、直並列変換回路１には論理
和回路５を通過したクロック６０が入力され、このクロ
ック６０に基づいて前記直並列変換が行われる。上記の
如くして作成された並列デジタル信号１０１の６ビット
の出力信号のうち５ビット目と６ビット目の信号が排他
的論理和回路２に入力されて、ここで両信号の排他的論
理和が取られ、この結果が同期保護計数回路３に出力さ
れる。ここで、前記並列デジタル信号の５ビット目と６
ビット目が相補ビットである場合、同期保護計数回路３
は排他的論理和結果から同期が掛かっていると判定して
これを計数し、逆に前記５ビット目と６ビット目が相補
ビットでない場合、前記排他的論理和から同期が外れた
ことを検出する。シフトパルス発生回路４は同期保護計
数回路３から同期が外されたことを知らされると、シフ
トパルス200 を発生して、これを論理和回路５に出力す
る。この論理和回路５にはクロック ６０も入力され且
つ、このクロック６０の周波数の方がシフトパルス発生
回路４から発生されるパルス２００の周波数よりも高い
ため、論理和回路５にて両者の論理和が取られると、ク
ロック６０の中の１周期のクロックが潰れて歯抜けのク
ロックとなり、これが直並列変換回路１に入力される。
これにより、直並列変換回路１はビットを１個ずらした
並列デジタル信号１０１を出力する。このような動作を
繰り返すことにより、最終的に直並列変換回路１から出
力される並列デジタル信号１０１の５ビット目と６ビッ
ト目が相補ビットとなって、並列デジタル信号１０１の
同期が確立された状態になる。
【０００４】しかし、上記のｍＢ１Ｃ同期回路では、並
列デジタル信号１０１の５ビット目と６ビット目にのみ
注目して相補ビットの検出を行い、検出されない場合は
直並列変換回路１のクロックを歯抜けにして、相補ビッ
トの検出位置を１ビットずつ移動していくため、並列デ
ジタル信号１０１の同期確立に時間がかかってしまうと
いう欠点があった。
列デジタル信号１０１の５ビット目と６ビット目にのみ
注目して相補ビットの検出を行い、検出されない場合は
直並列変換回路１のクロックを歯抜けにして、相補ビッ
トの検出位置を１ビットずつ移動していくため、並列デ
ジタル信号１０１の同期確立に時間がかかってしまうと
いう欠点があった。
【０００５】
【発明が解決しようとする課題】上記の如く従来のｍＢ
１Ｃ同期回路は並列デジタル信号のｍビット目と（ｍ＋
１）ビット目に注目して相補ビットの検出を行い、前記
並列デジタル信号の構成ビットを１ビットずつずらし
て、前記相補ビットの検出位置を前記相補ビットが検出
されるまで移動していくことにより、前記並列デジタル
信号の同期確立を行っているため、この同期確立に時間
がかかってしまうという欠点があった。
１Ｃ同期回路は並列デジタル信号のｍビット目と（ｍ＋
１）ビット目に注目して相補ビットの検出を行い、前記
並列デジタル信号の構成ビットを１ビットずつずらし
て、前記相補ビットの検出位置を前記相補ビットが検出
されるまで移動していくことにより、前記並列デジタル
信号の同期確立を行っているため、この同期確立に時間
がかかってしまうという欠点があった。
【０００６】そこで本発明は上記の欠点を除去するもの
で、ｍＢ１Ｃ符号を用いた並列デジタル信号の相補ビッ
トの検出を速やかに行って前記並列デジタル信号の同期
を迅速に確立することができるｍＢ１Ｃ同期回路を提供
することを目的としている。
で、ｍＢ１Ｃ符号を用いた並列デジタル信号の相補ビッ
トの検出を速やかに行って前記並列デジタル信号の同期
を迅速に確立することができるｍＢ１Ｃ同期回路を提供
することを目的としている。
【０００７】
【課題を解決するための手段】本発明はｍＢ１Ｃ符号を
使用した（ｍ＋１）ビットの並列デジタル信号の同期を
確立するｍＢ１Ｃ同期回路において、前記並列デジタル
信号を構成する（ｍ＋１）ビットの中で隣接する２ビッ
トの排他的論理和を重複することなく全て取る（ｍ＋
１）個の排他的論理和回路と、これら各排他的論理和回
路から得られる結果から相補ビットを１対１対応で検出
してこれを計数する（ｍ＋１）個の計数回路と、これら
計数回路から出力される（ｍ＋１）個の計数値を比較し
て最も大きいものを判定する判定回路と、この判定回路
の判定結果に従って前記並列デジタル信号の各ビットの
順番を入れ替える切替回路とを具備した構成を有する。
使用した（ｍ＋１）ビットの並列デジタル信号の同期を
確立するｍＢ１Ｃ同期回路において、前記並列デジタル
信号を構成する（ｍ＋１）ビットの中で隣接する２ビッ
トの排他的論理和を重複することなく全て取る（ｍ＋
１）個の排他的論理和回路と、これら各排他的論理和回
路から得られる結果から相補ビットを１対１対応で検出
してこれを計数する（ｍ＋１）個の計数回路と、これら
計数回路から出力される（ｍ＋１）個の計数値を比較し
て最も大きいものを判定する判定回路と、この判定回路
の判定結果に従って前記並列デジタル信号の各ビットの
順番を入れ替える切替回路とを具備した構成を有する。
【０００８】
【作用】本発明のｍＢ１Ｃ同期回路において、（ｍ＋
１）個の排他的論理和回路は並列デジタル信号を構成す
る（ｍ＋１）ビットの中で隣接する２ビットの排他的論
理和を重複することなく全て取る。（ｍ＋１）個の計数
回路は前記各排他的論理和回路から得られる結果から相
補ビットを１対１対応で検出してこれを計数する。判定
回路は前記計数回路から出力される（ｍ＋１）個の計数
値を比較して最も大きいものを判定する。切替回路は前
記判定回路の判定結果に従って前記並列デジタル信号の
各ビットの順番を入れ替える。
１）個の排他的論理和回路は並列デジタル信号を構成す
る（ｍ＋１）ビットの中で隣接する２ビットの排他的論
理和を重複することなく全て取る。（ｍ＋１）個の計数
回路は前記各排他的論理和回路から得られる結果から相
補ビットを１対１対応で検出してこれを計数する。判定
回路は前記計数回路から出力される（ｍ＋１）個の計数
値を比較して最も大きいものを判定する。切替回路は前
記判定回路の判定結果に従って前記並列デジタル信号の
各ビットの順番を入れ替える。
【０００９】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１は本発明のｍＢ１Ｃ同期回路の一実施例を
示したブロック図である。１は入力される直列デジタル
信号１００を並列デジタル信号１０１に変換する直並列
変換回路、２−１〜２−６は並列デジタル信号１０１の
２ビット間の排他的論理和をとる排他的論理和回路、３
−１〜３−６は排他的論理和回路２−１〜２−６の排他
的論理和結果より相補ビットを検出して計数する同期保
護計数回路、６は同期保護計数回路３−１〜３−６の計
数結果を比較して、相補ビットが検出されている確立が
最も高い並列デジタル信号の隣接する２ビットを判定し
て、この結果を切替回路７に出力する比較判定回路、７
は比較判定回路６からの判定信号に基づいて、相補ビッ
トが得られる隣接する２ビットの信号が所定位置に来る
ように前記並列デジタル信号１０１の各ビットをシフト
として入れ替える切替回路である。尚、図中（１）〜
（６）は上記並列デジタル信号を構成する各ビットを示
している。
明する。図１は本発明のｍＢ１Ｃ同期回路の一実施例を
示したブロック図である。１は入力される直列デジタル
信号１００を並列デジタル信号１０１に変換する直並列
変換回路、２−１〜２−６は並列デジタル信号１０１の
２ビット間の排他的論理和をとる排他的論理和回路、３
−１〜３−６は排他的論理和回路２−１〜２−６の排他
的論理和結果より相補ビットを検出して計数する同期保
護計数回路、６は同期保護計数回路３−１〜３−６の計
数結果を比較して、相補ビットが検出されている確立が
最も高い並列デジタル信号の隣接する２ビットを判定し
て、この結果を切替回路７に出力する比較判定回路、７
は比較判定回路６からの判定信号に基づいて、相補ビッ
トが得られる隣接する２ビットの信号が所定位置に来る
ように前記並列デジタル信号１０１の各ビットをシフト
として入れ替える切替回路である。尚、図中（１）〜
（６）は上記並列デジタル信号を構成する各ビットを示
している。
【００１０】次に本実施例の動作について説明する。直
列デジタル信号１００は直並列変換回路１に入力される
と、ここで６ビットの並列デジタル信号１０１に変換さ
れる。この並列デジタル信号１０１は切替回路７に入力
されると共に、隣接する２ビットが全て排他的論理和回
路２−１〜２−６に図の如く入力される。排他的論理和
回路２−１は並列デジタル信号の５ビット目と６ビット
目の排他的論理和をとり、排他的論理和回路２−２は並
列デジタル信号の４ビット目と５ビット目の排他的論理
和を取るが、残りの排他的論理和回路２−３〜２−６に
ついても同様である。排他的論理和回路２−１〜２−６
によって取られた排他的論理和結果は３−１〜３−６の
同期保護計数回路に入力される。
列デジタル信号１００は直並列変換回路１に入力される
と、ここで６ビットの並列デジタル信号１０１に変換さ
れる。この並列デジタル信号１０１は切替回路７に入力
されると共に、隣接する２ビットが全て排他的論理和回
路２−１〜２−６に図の如く入力される。排他的論理和
回路２−１は並列デジタル信号の５ビット目と６ビット
目の排他的論理和をとり、排他的論理和回路２−２は並
列デジタル信号の４ビット目と５ビット目の排他的論理
和を取るが、残りの排他的論理和回路２−３〜２−６に
ついても同様である。排他的論理和回路２−１〜２−６
によって取られた排他的論理和結果は３−１〜３−６の
同期保護計数回路に入力される。
【００１１】同期保護計数回路３−１〜３−６は排他的
論理和回路２−１〜２−６の排他的論理和結果から相補
ビットを検出すると、その検出回数を計数して比較判定
回路６に出力する。比較判定回路６は同期保護計数回路
３−１〜３−６の計数結果の中で最も大きい値のものを
判定し、これに対応する制御信号を切替回路７に出力す
る。切替回路７は入力される並列デジタル信号１０１の
構成ビットを比較判定回路６から入力される制御信号に
基づいて入れ替えて、相補ビット関係にある隣接する２
つのビットが図中イ、ロで示した位置に来るように前記
並列デジタル信号１０１のビットの並び替えを行って出
力する。
論理和回路２−１〜２−６の排他的論理和結果から相補
ビットを検出すると、その検出回数を計数して比較判定
回路６に出力する。比較判定回路６は同期保護計数回路
３−１〜３−６の計数結果の中で最も大きい値のものを
判定し、これに対応する制御信号を切替回路７に出力す
る。切替回路７は入力される並列デジタル信号１０１の
構成ビットを比較判定回路６から入力される制御信号に
基づいて入れ替えて、相補ビット関係にある隣接する２
つのビットが図中イ、ロで示した位置に来るように前記
並列デジタル信号１０１のビットの並び替えを行って出
力する。
【００１２】例えば、同期保護計数回路３−３の保護ビ
ットの検出計数値が最も大きかったとすると、比較判定
回路６は切替回路７に入力される並列デジタル信号１０
１の３ビット目と４ビット目が切替回路７のロ、イの部
分に来るように指示する制御信号を切替回路７に出力す
る。
ットの検出計数値が最も大きかったとすると、比較判定
回路６は切替回路７に入力される並列デジタル信号１０
１の３ビット目と４ビット目が切替回路７のロ、イの部
分に来るように指示する制御信号を切替回路７に出力す
る。
【００１３】本実施例によれば、直並列変換回路１から
出力される並列デジタル信号１０１の隣接する全ての２
ビットの排他的論理和を排他的論理和回路２−１〜２−
６で取った後、この結果に基づいて、前記並列デジタル
信号１０１のいずれの２ビットが相補ビット関係になっ
ているかを同期保護計数回路３−１〜３−６と比較判定
回路６によって判定し、その判定結果に基づいて、前記
判定した隣接ビットが正規の位置に現れるように切替回
路７によって並列デジタル信号１０１を一度にシフトさ
せて、この並列デジタル信号１０１の同期を確立してい
るため、前記同期が確立するまでの時間を短時間にする
ことができる。
出力される並列デジタル信号１０１の隣接する全ての２
ビットの排他的論理和を排他的論理和回路２−１〜２−
６で取った後、この結果に基づいて、前記並列デジタル
信号１０１のいずれの２ビットが相補ビット関係になっ
ているかを同期保護計数回路３−１〜３−６と比較判定
回路６によって判定し、その判定結果に基づいて、前記
判定した隣接ビットが正規の位置に現れるように切替回
路７によって並列デジタル信号１０１を一度にシフトさ
せて、この並列デジタル信号１０１の同期を確立してい
るため、前記同期が確立するまでの時間を短時間にする
ことができる。
【００１４】
【発明の効果】以上記述した如く本発明のｍＢ１Ｃ同期
回路によれば、ｍＢ１Ｃ符号を用いた並列デジタル信号
の相補ビットの検出を速やかに行って前記並列デジタル
信号の同期を迅速に確立することができる。
回路によれば、ｍＢ１Ｃ符号を用いた並列デジタル信号
の相補ビットの検出を速やかに行って前記並列デジタル
信号の同期を迅速に確立することができる。
【図１】本発明のｍＢ１Ｃ同期回路の一実施例を示した
ブロック図。
ブロック図。
【図２】従来のｍＢ１Ｃ同期回路の一例を示したブロッ
ク図。
ク図。
１…直並列変換回路 ２−１〜２−６…
排他的論理和回路 ３−１〜３−６…同期保護計数回路 ６…比較判定回路 ７…切替回路
排他的論理和回路 ３−１〜３−６…同期保護計数回路 ６…比較判定回路 ７…切替回路
Claims (1)
- 【請求項１】 ｍＢ１Ｃ符号を使用した（ｍ＋１）ビッ
トの並列デジタル信号の同期を確立するｍＢ１Ｃ同期回
路において、前記並列デジタル信号を構成する（ｍ＋
１）ビットの中で隣接する２ビットの排他的論理和を重
複することなく全て取る（ｍ＋１）個の排他的論理和回
路と、これら各排他的論理和回路から得られる結果から
相補ビットを１対１対応で検出してこれを計数する（ｍ
＋１）個の計数回路と、これら計数回路から出力される
（ｍ＋１）個の計数値を比較して最も大きいものを判定
する判定回路と、この判定回路の判定結果に従って前記
並列デジタル信号の各ビットの順番を入れ替える切替回
路とを具備したことを特徴とするｍＢ１Ｃ同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231170A JPH0548589A (ja) | 1991-08-20 | 1991-08-20 | ｍＢ１Ｃ同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231170A JPH0548589A (ja) | 1991-08-20 | 1991-08-20 | ｍＢ１Ｃ同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548589A true JPH0548589A (ja) | 1993-02-26 |
Family
ID=16919413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3231170A Withdrawn JPH0548589A (ja) | 1991-08-20 | 1991-08-20 | ｍＢ１Ｃ同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548589A (ja) |
-
1991
- 1991-08-20 JP JP3231170A patent/JPH0548589A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |