JPH05503178A - 偏りのないビット廃棄装置および方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 偏りのないビット廃棄装置および方法 技術分野 本発明は、コンピュータ・プロセッサ・アーキテクチャおよびデータを処理する ための方法、特にデータ切り捨ての間に偏りがなく　（ｕｎｂｉａｓｅｄ）エラ ーが発生しないビット廃棄を行うアーキテクチャおよび方法に関するものである 。

従来の返術 ビット廃棄とは、ある程度の望ましい数値特性を有する方法で、２進数の不必要 なビットを排除する処理のことである。、切り捨てとは、主に２進数の２進小数 点の右側に位ｌするビットを廃棄する最も一般的な方法である。２進数のある点 を越えてビットを単純に除去する純粋な切り捨てを行うと、常に、数の一部が失 われるというエラーが発生する結果となる。エラーだけでなく、純粋切り捨ては 偏っているので、その結果生じる数が元の数より小さいか、元の数と等しくなり 、負の偏り（ｂｉａｓ）を生じる結果となる。数は、乗算演算や乗算演算の後に 存在するような不必要なビットを取り除くために切り捨てられる。

例えば、本説明を容易にする例とし１０進数を使用し、６．７５のような数を整 数値に切り捨てると、その値は６となる５、いくつかのこのような数を切り捨て 、算術的に組み合わせると、その結果生じる数は、切り捨てが行われなかったな らば導き出されていたはずの数より大幅に小さくなる可能性があるっ純粋切り捨 てを用いると、元の数が６．００５であるか６９９５であるかに関係なく、切り 捨てられた値は６となる、次の表は、切り捨てが２進小数、占で発生することを 想定して純粋切り捨てを使用するヒツト廃棄の結果を示している。

表よ ０１１　０１　−．１ ００１　００　−、　１ ｏｏｏ　ｏｏ　。

コンピュータ処理に関連して考えると、純粋切り捨ては追加のハードウェアを必 要としないという点で非常に効率の良い技法である。しかしながら、その結果生 じるエラーはかなり大きく、偏りは、切り捨てられた数が常に実際の数に等しい か、それより小さくなるほどである。加えて、偏りは常に負である。本書で使用 されるように、＋ｖｅは正の偏りを表し、−ｖｅは負の偏りを表している。

数を切り捨てるもう一つの技法は、丸めと呼ばれている。丸めの場合には、保持 されている数の部分の値が調べられ、廃棄される部分が一般的には増分値の２分 の１に等しいのかまたはそれより大きいのかによって、保持されるか、あるいは 次の増分保持値に増加される。丸めの結果は純粋切り捨ての場合よりエラー発生 の傾向が少ないが、次に高い値の選択と低い値の保持の間の分岐点が常に高いか 低いかのどちらかに偏向して丸められるので、長い一連の演算の間に丸めは偏っ てしまう。増分間の値の正確に２分の１となるそれらの値を切り上げる通常の場 合、バイアスは長い間に正になる。次の表は、従来の丸め技法に関連するエラー とバイアスを説明している。

示Ω数　丸められた数　玉之二　Ｗ’）３．７５８　３．７６　＋、０２　＋ｖ ｅ４、　２３４　２．２３　−、０４　−ｖｅ５．３５５　５．３６　＋、０５ 　＋ｖｅ１．３３３　１．３３　’　−，０３−ｖｅ７、８９７　７．９０　＋ 、　０３　＋ｖｅ８．３３５　８．３４　＋、０５　＋ｖｅ示されている６個の 数の内、２個は、０５以下で切り上げられ、２個は、０５以下で切り捨てられ、 ２個は正確に、０５で切り上げられている。その結果、６個の丸めの内の４個に 正の偏りが生じている。

丸めでの偏りは、数の任意の集合に対して正の偏りと負の偏りを対称的に組にす ることによって、排除できる。しかしながら、数の連なりでの増分ステップを分 析するためには、ハードウェアが必要となる。このような丸めの変形は等分への 丸め、即ちＲ＆と呼ばれる。Ｒ本丸めでは、２分の１の値はできる限り対称的に 等分に切り上げられるか、切り捨てられる。各切り上げや切り捨てが等しく起こ りそうで、正のエラーと負のエラーがお互いを相殺し合うと想定すると、偏りは 事実上排除され、すべてのケースが等しく起こりそうであると想定すると、小さ なエラー差異が生じる結果となる。ただし、最低でも別個の加算機と０う必要な ハードウェアを用意するのは、全体的なアーキテクチャ・デザインの観点力）ら は高価である。

切り捨ての別の形が、ンヤミング（ｊａｍｍｉｎｇ）、即ちホン・ノイマン型丸 めと呼ばれている。２進数の場合、いつビットが廃棄されようと、「１」力（残 りの数の最下位ビット（ＬＳＢ）に「ジャム（ｊａｍ）Ｊされる。この技法１ま ｉｔとんどハードウェアを必要としないが、純粋切り捨てより多くの時間を要し な０にも係わらず、丸めと同じ総偏りを誘発する。切り捨てられたビットの値に （ま関係なく「１」は常に最下位ビットに１かれるので、ジャミング（こよって 誘発されるエラー差異は、切り捨ての場合のエラー差異より大きし１゜「ジャム された」数の例を表３に示す。

０００　０１　＋、１ ２進小数点 デジタル・コンピュータは絶対エラー差異値に対してと同じ様に、偏りにも等し く鋭敏である。しかしながら、ニューラル・ネットワーク・コンピュータは、偏 りに対して絶対エラー値に対してよりはるかに鋭敏である。したがって、できる 限り偏りを引き起こさないビット廃棄装置と技法を提供することが望ましい。

ニューラル・ネットワーク・コンピュータは、回路全体という観点では小型なの で、このような廃棄技法も小型、即ちほとんどハードウェアを必要としないもの でなくてはならない。

発明の開示 本発明は、エラー変動を最小限に抑え、ゼロ、即ち中立な偏りをもたらすビット 廃棄装置と方法を提供することを目的としている。

本発明の他の目的は、はとんど補助的なコンピュータ・アーキテクチャを必要と しないヒツト廃棄方法を提供することである。

本発明の更に別の目的は、比較的偏りとエラーが発生しないビット・ジャミング ・アーキテクチャと方法を提供することである。

本発明のビット・ジャミング装置は、切り捨て点で左レジスタ・セグメントと右 レジスタ・セグメントに分けられるレジスタを含み、廃棄されるべきビットは右 レジスタ・セグメントに含まれている。決定機構は、最初に右レジスタ・セグメ ントのビットを調べ、右レジスタ・セグメントのビットのいずれかが「１」であ る場合にだけ、「１」信号を伝送する。右レジスタ・セグメントのビットのいず れかが「１」である場合、１は結果のレジスタの最下位ビットに「ジャムヨされ る。

本発明の方法は、レジスタに切り捨て点を設定し、それによって左レジスタ・セ グメントと右レジスタ・セグメントを定義し、２進数を左レジスタにロートし、 切り捨てられるべきビットを右レジスタ・セグメントに移し、右レジスタ・セグ メントのビットを調べ、右レジスタ・セグメントのビットのいずれかが「１」で ある場合に、「１」という値を持つ右レジスタ信号を伝送し、右レジスタのビッ トのいずれも「１」でない場合だけ「０」という値が設定された右レジスタを伝 送し、右レジスタ信号が「１」という値を持つ場合に結果レジスタの最下位ビッ トをｒｌＪで厘き換えるステップを含む。

本発明の以上の及びその他の目的および利点は、図面に関連して以下の説明を読 み進むに従い、より詳細に明らかにされる。

図面の簡単な説明 図１は、本発明のビット廃棄装置の拡張された概略図である。

図２は、本発明の論理和装置の概略表示である。

図３は、本発明のピント廃棄方法でのステップを描くブロック図である。

杢３朋炙害施ｔゑ六めの最良のモード 前述のように、ニューラル・ネットワークはエラーに対して耐久性があるが、偏 りに対しては鋭敏である。ニューラル・ネットワークとは、コンピュータが生物 学上の情報処理を密接に近似できるようにするアーキテクチャの形態である。。

コンピュータ音声認識、コンピュータ・ビジョン、およびロボット工学制御など のコンピュータによる重要な知的情報の処理は、旧式の従来のコンピュータによ って実行される既存の従来のアルゴリズムを使用しては能率的に解決することの できない数多くの実際の問題点を表している。このような問題点は、大きな探求 スペースを必要とする多くの弱い拘束によって、不完全に明記され特徴化される ことが多い。旧式のコンピュータ・モデルは、この種の問題点を解決するタスク が与えられる払計算上の負荷の下で故障点に至る傾向がある。しかしながら、こ のような問題点は、トランジスタよりはるかに低速で、与えられた不完全な情報 を解決することのできる動物の脳によって解決される。

ニューラル・ネットワークの利点の１つは、決定に至るために総体的な値を調べ ることによって低い正確度のデータを利用する能力であり、これは決定に至るた めの総体的な値を調べる一方で、ささいなことを無視することのできる動物の脳 に類似している。デジタル・コンピュータでの相等物は、デジタル計算の副産物 であるような値の一部が廃棄され、値の残りの部分が解析されるデータ切り捨て 、即ちビット廃棄として知られているプロセスである。前記したように、値を切 り捨てる数多くの方法があり、そのすべてが偏り、エラー、またはその両方を誘 発し、又は、不必要な情報の廃棄を行うために、実際的ではない量の／％−ドウ エアおよび／′または時間を必要とする。

ここで図１は、本発明のビット・ジャミング装置（通常１０で示されている）の 概略図である。装＠１０には、例えばそれぞれが１ビツトのデータを格納してい る１６個のビット位置を含むソース・レジスタ１２が含まれている。矢印１４で 示される切り捨て点は２個の選択されたビット位置の間に設定される。切り捨夕 １２から受け取る。切り捨て点１４は、レジスタ１６を左レジスタ・セグメント 即ちシフタ１８と決定装ｆｉｔ２０とに分割する。本発明のビット・ジャミング 装置と方法を使用したビット廃棄の結果、２進小数点１４の右の位置のビットが 廃棄される。実施例では、゛ノース・レジスタ１２には１６ビントの情報が格納 される。シフタ１８はこれらのビットすべてを収容するか、複数のビットを切り 捨てるためにコマンド・バス２４上で入力するコマンド・モジュール２２からの コマンドによって命令され得る。この命令によって、左レジスタ・セグメント１ ６は接続１９上でビットの画定数を決定装置２０にシフトする。シフト・コマン ドの実行後に左レジスタ・セグメント１８に残っているビットのすべては、最下 位ビット（ＬＳＢ）位置２６且を含む結果レジスタ２６に転送される。

右レジスタ・セグメントのピントを廃棄する処理において、結果レジスタの最下 位ビットが変更される可能性がある、以下に示すような２進数の場合、↑ 右レジスタ・セグメントの任意の位ｌでの１の存在、切り捨てられるべきそれら のビットは、結果レジスタ２６のヒツトがジャムされた数の最下位ビットの位置 に１が置かれるという結果をもたらす。１がすでにＬＳＢ位置２６主にある場合 には、それはそこに残る。

切り捨て点１４は、プログラマまたはプログラム自体によって設定されるコマン ド・モジュール２２のシフト・レジスタの計数によって決定される。プログラマ 又はプログラムのいずれかは、レジスター６に切り捨て点を設定し、それによっ てどのビットか決定装置２０に転送されるのかを決定する手段を構成する。

決定装ｇ１２０は、左レジスタ・セグメント１８とＬＳＢ位置２６ａに接続され ている。ここで図２を参照すると、決定装置２０には、位置２８ａ−２８ｈを有 する右レジスタ・セグメント２８と、本書では決定手段または論理和装置と呼ば れる論理和ゲートの配列３０が含まれている。配列３０は、論理和ゲート３０見 −３０ｉを持つ第１列の論理和ゲート、論理和ゲート３０ｅ、３０ｆを含んだ第 ２列の論理和ゲート、および論理和ゲート３０ｇを持つ第３列を含む。

右レジスタ・セグメントのビットのいずれかが１である場合にのみ、決定手段３ ０は、接続３２で結果レジスタ２６のＬＳＢ位ｆｆ１２６ａに「１」信号を伝送 する。図２に示されているように、数の８個のビットは右レジスタ・セグメント ２８にシフトされている１、ビット位置２８９に位置するビットを除いて、ビッ トのすべてはＯである。この結果、レジスタ・セグメント２８の値が評価される 際に、論理和ゲート３０ｇからｒｌＪが出力されることになる。別の言い方をす ると、１は、この場合０である左レジスタ１８のＬＳＨの元の値に関係なく、レ ジスタ２６のビット位置２６ａに［ンヤム」される。右レジスタ・セグメント２ ８の任意のビット位置のヒラのいずれもが「１」でない場合、「０」信号が論理 和ゲート３０ｇによって接続３２で伝送される。

図２に示されている構造には７つの論理和ゲートが含まれているが、他の数の論 理和ゲートが必要とされる可能性がある３、特に、ｎ個のビットが廃棄されるべ きである場合、本発明の構造にはｎ−１個の論理和ゲートが必要となる。構成に 未使用の論理和ゲートがある場合にも、論理和ゲートは小型で、比較的に安価な 構成であるので、通常使用されないでいる論理和ゲートを設けても回路の性詣は 低下しない。名目１６ビツトのアーキテクチャが本発明の構成を取り入れると想 定すると、９個以上のビットが廃棄される可能性は低い。したがって、実施例で は７個の論理和ゲートが本発明の構成に設けられている。図示されている論理和 ゲートのすべては、２人カタイプである。その代わりに、第１列に２つの４人力 論理和ゲートを使用し、第２列に単一の二重入力論理和ゲートを含むのでもよい 。

十分な論理和構成、ｎ−１が設けられている限り、必要数のビットが切り捨てら れ、結果レジスタのＬＳＢ位置に「ジャム」される。必要以上の論理和構成が設 けられている場合、余分な構成は、「０」信号を送受信する間も、使用されない ままとなる。

動作について説明する。配列３０、および初めは論理和ゲート３０互が、ビット 位ｆ１１２８ｃと２８生から、それぞれ「１」信号と「０」信号である２つの入 力を受け取る。論理和ゲート３０互は第２列の論理和ゲート３０且にｒｌＪ信号 を伝送し、３０且も論理和ゲート３０見から「０」信号を受け取る。最終的に、 「１」信号はコネクタ３２上でビット位置２６且まで伝送される。これにより、 ｒｌＪという値がすでに存在しているかどうかには関係なく、「１」がＬＳＢ位 償センャムされることになる。

更に本発明の詳細な説明するために、ここで図３を参照すると、ビット・ジャミ ング方法における事象のシーケンスが５０に示されている。最初のステップは、 ブロック５２においてレジスタを画定することを要求する。レジスタの長さは、 アーキテクチャのハードウェアの構成によって、任意の便利なまたは許容し得る 数のビットに画定される。

次に、ブロック５４で、切り捨て点設定機構が作動され、左レジスターセグメン トと右レジスタ・セグメントを画定し、廃棄されるべきビットの数を設定するた めに、切り捨て点１４を設定するための手段を提供する。その後で、ブロック５ ６で、２進数がレジスタにロートされる。

論理和ゲート配列３０は次に右レジスタでのビットを調べ、ゼロでない値を設定 されたビットがあるかどうかを判定する。上記のとおり、またブロック５８に示 されるように、伝送された値は最後の論理和ゲートに連結する。ビットのいずれ かにゼロでない値が設定されている場合、ブロック６０で、右レジスタ・セグメ ント「１」信号が結果レジスタ２６のＬＳＢ位置に伝送される。右レジスタ・セ グメント２８のビットのいずれもがゼロでない値を含まない場合、ブロック６２ で、「０」信号が結果レジスタ２６のＬＳＢ位厘に伝送される。ブロック６４で 、「１」信号がＬＳＢ位置に到達すると、ブロック６６で、１はＬＳＢ位置に「 ンヤム」され、ブロック６８でシーケンスが終了する。「１」信号がＬＳＢ位置 に伝送されない場合、元々はＬＳＢ位置にあった値がそのままとどまり、ブロッ ク７０でシーケンスが終了する。

本発明のビット・ノヤミングの構成と方法を使用して切り捨てられた数の短いシ ーケンスの結果を、以下のとおりである。

１１１　１１　−．１　−ｖｅ ｌｌｏ　１１　０　なし １００　１０　０　なし ０１１　０１　−．１　−ｖｅ ｏｌｏ　０１　０　なし ００１　０１　＋、１　＋ｖｅ ｏｏｏ　ｏｏ　ｏ　なし 表４に示されるように、エラー変動値は　一連の数を切り捨てる過程で、最小限 に抑えられるか、「均される」。同様に、任意の数の組に対しては、等しい正負 の偏りがあるはずなので、偏りは中間の「ゼロ」という値を持つようになる。

したがって、装置と方法はデータの不偏切り捨てを提供する。本書で使用される 例はすべて正の数であるが、装置と方法は負の数に対しても同様に十分にうまく 動作することを理解すべきである。

このようにして、最小のエラー変動で偏りのないビット廃棄手順を実践するため の方法と装置が開示された。その構成と方法は、任意のコンピュータ・アーキテ クチャに使用できるが、ニューラル・ネットワークで使用するには特に有効であ る。この構成と方法は、偏りがな（、また、切り捨てられる数の妥当サンプルを 仮定すると、エラー変動を最小限に抑えるビット廃棄をもたらす。

本発明の構成と方法の実施例がここに開示されたが、特許請求の範囲に定義され ている本発明の範囲から逸脱することなしに、変形や修正を加えることができる ことを理解すべきである。

町スよ０週里性 本発明の装置と方法は、最小の追加ハードウェア、プログラミングを必要とし、 偏りがないので、特に、ニューラル・ネットワーク・コンピュータなどのデータ 処理システムで数を切り捨てるのに適している３、装置と方法は、従来のコンピ ュータで使用される場合にも同様に動作する。

国際調査報告

Claims (5)

【特許請求の範囲】
1. １．偏りなく２進数を切り捨てるためのコンピュータ・アーキテクチャで使用さ れる不偏ビット・ジャミング構造であって、処理されるべき２進数を収納するソ ース・レジスタ（１２）と保持されるべき所定数のビットを保持するための第２ のレジスタ（１６）と、前記第２のレジスタ（１６）に切り捨て点（１４）を設 定し、それによって、保持されるべき前記２進数のビット数を収納する左レジス タ・セグメント（１８）と、切り捨てられるべき前記２進数のビット数の残りの 数を収納する右レジスタ・セグメントとを画定する手段と、 最下位ビット（ＬＳＤ）位置（２６ａ）を含み、前記第２のレジスタ（１６）か ら保持されるべきビットを受け取るための結果レジスタ（２６）と、前記右レジ スタ・セグメントに接続され、前記右レジスタ・セグメント（２８）のビットを 読み取り、前記右レジスタ・セグメント（２８）のビットのいずれかが「１」で ある場合にだけ「１」信号（６０）を生成し、前記ＬＳＢ位置に元々収納されて いた値に関係なく前記ＬＳＢ位置（２６ａ）に「１」をロードするための決定手 段（３０）と、 を具備してなるジャミング構造。
2. ２．前記決定手段（３０）がｎ−１個の論理和ゲートを含む（ｎは切り捨てられ るべきビット数）請求項１のビット・ジャミング構造。
3. ３．偏りなく２進数を切り捨てるためのコンピュータ・アーキテクチャで使用さ れる不偏ビット・ジャミング構造であって、所定数の２進ビットから成る２進数 を収納し、切り捨て点（１４）を有するためのレジスタ（１６）であって、前記 切り捨て点（１４）の左側に位置し、保持されるべき前記２進数のビット数を収 納する左レジスタ・セグメント（１８）と、前記切り捨て点（１４）の右側に位 置し、切り捨てられるべき前記２進数のビットの残りの数を収納する右レジスタ ・セグメント（２８）とを有するレジスタと、前記左レジスタ・セグメント（１ ８）からデータを受け取るために最下位ビット（ＬＳＢ）を持つ結果レジスタ（ ２６）と、前記右レジスタ・セグメント（２８）に接続され、前記右レジスタ・ セグメント（２８）のビットを読み取り、前記右レジスタ・セグメントのビット のいずれかが「１」の場合にだけ「１」信号（６０）を伝送し、前記ＬＳＢ位置 に元々収納されていた値に関係なく前記ＬＳＢ位置（２６ａ）に「１」をロード するための論理和ゲート配列（３０）と、 を具備してなるジャミング構造。
4. ４．前記決定手段（３０）がｎ−１個の論理和ゲートを含む（ｎは切り捨てられ るべきビット数）請求項３のビット・ジャミング構造。
5. ５．レジスタ（１６）に切り捨て点（１４）を設定するステップ（５４）と、切 り捨て点（１４）により左レジスタ・セグメント（１６）と右レジスタ・セグメ ント（２８）とを画定するステップと、２進数（５６）をレジスタ（１６）にロ ードするステップと、保持されるべき数の部分が左レジスタ・セグメント（１６ ）に留まり、切り捨てられるべき部分が右レジスタ・セグメント（２８）に位置 するように、レジスタ（１６）に２進数をシフトするステップと、保持されたビ ットを結果レジスタ（２６）へ移動するステップと、右レジスタ・セグメント（ ２８）のビットを調べるステップ（５８）と、右レジスタ・セグメント（２８） のビットのいずれかが「１」の場合にだけ、「１」という値（６０）が設定され た右レジスタ信号を伝送するステップと、右レジスタ信号（６０）が「１」とい う値を有する場合にだけ、結果レジスタ（２６）の最下位ビットを「１」で置き 換えるステップ（６６）とを含む、コンピュータ・アーキテクチャで偏りなく数 を切り捨てる方法。