JPH05505699A - 強誘電不揮発性可変抵抗素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の名称 強誘電不揮発性可変抵抗素子 発明の背景 本発明は、集積回路、更に言えば、集積回路の表面に付着することができる不揮 発性可変抵抗素子に関する。

小さな可変抵抗を集積回路表面に多数構成することができれば、非常に大きな利 点が得られる。例えば、いわゆる「ニューロネットワーク」は１０万個もの抵抗 を必要とすることがある。もしニューロネットワークがプログラム可能ならば、 これらの抵抗も各々アドレス指定可能とされ、またその抵抗値も連続的に変化し 得るようなものでなければならない。従来技術においては、プログラム可能な抵 抗を提供するという方法はほとんど考え出されていなかった。

例えば、従来技術では、各々の抵抗を複数の固定型トランジスタとスイッチ型ト ランジスタから構成するという方法によりこの問題を解決していた。固定型の抵 抗は一般に、互いに２つのファクタによって異なる抵抗値を有する。スイッチ型 トランジスタは、可変抵抗を形成するために所定の抵抗を直列に接続するために 使用される。特定の抵抗はデジタル信号によって指定される。更に、このような システムは、特定レジスタのアドレスを指定するデジタル信号をデコードし、様 々なスイッチ型トランジスタに様々な２進数ビツトを送信するようなアドレッン グ回路を有していなければならない。個々の固定型レンスタはＦＥＴよりもより 大きなシリコン領域を必要とするため、同じ１２８という抵抗値を与える可変抵 抗は、１００個のＦＥＴトランジスタを構成するのに必要なシリコン領域よりも より大きなシリコン領域を必要とする。故に、単一のチップ上にそのような抵抗 をｌＯ万個有するような回路の製造コストは高い。

更に、もし電力が喪失された場合には個々の抵抗値も喪失される。この結果、電 力か喪失される毎にチップをプログラムしなければならないっこれは時間の浪費 であり、不揮発性記憶装置のなんらかの形態が可変抵抗値のために必要とされる 。

このような可変抵抗素子を提供するために従来用いられた第２の方法は、電気的 消去可能なリードオンリメモリセル（ＥＥＰＲＯＭ）を抵抗素子に利用するとい うものである。この方法においてＥＥＦＲＯＭセルは、アナログ領域で作動する 。各々のセルのドレインとソース間の抵抗は、フローティングゲート上の電荷量 によって決定される。電荷はトンネルメカニズムによってブローティングゲート へあるいはフローティングゲートから転送される。

ＥＥＦＲＯＭ抵抗素子では、より少ないシリコン領域が要求され、またそれは不 揮発性の必要があるため、従来技術においては上述の可変抵抗の問題を固定型の 抵抗によって解決していた。不幸にも、Ｅ　Ｅ　Ｆ　ＲＯＭ抵抗素子には２つの 問題がある。第一に、ＥＥＰＲＯＭをプログラムするために必要な時間が、ミリ 秒のオーダとなり得ることである。故に、大きなニューロネットワークにおいて 全ての抵抗をプログラムするには、５．６秒を必要とすることもある。このよう なネットワークをプログラムするには、個々の抵抗を何千回もの再プログラムの 実行を必要とし得る。従ってＥＥＦＲＯＭを基礎としたニューロネットワークに は、許容範囲を越えた長いプログラミング時間が必要とされることがある。

第２に、ＥＥＦＲＯＭメモリデバイスは、そのデバイスが故障するまでに約ｉｏ 、ｏｏｏ回だけしか再プログラムすることが出来ないことである。上で述べたよ うに、ＥＥＦＲＯＭセルはフローティングゲートと他の幾つかの電極との間で電 子をトンネルさせることによって動作する。フローティングゲートとトンネル電 極間の空間は一般にシリコン酸化物で満たされる。い（つかの電子は個々のトン ネル動作の間に酸化物内にトラップされる。この結果、各々の再プログラミング で増加した空間電荷が堆積する。この空間電荷は、電子が７０−ティングゲート とトンネリング電極間でトンネル動作することを妨げる。しかしながら、この電 荷が堆積する前であっても、特定の電荷をフローティングゲートに転送するため に必要とされるプログラミング電圧は変化してしまうため、これにより、所定の プログラミング信号がＥＥＰＲＯＭに与えられる時点における抵抗変化を予期す ることが困難となる。

上で述べたように、ニューロネットワークを設定するプログラミング段階では、 実際には何千回もの再プログラミングが必要とされることがある。各々の再プロ グラミングにおいて、素子の抵抗は予期した通りに変化しなければならない。上 述のようにＥ　Ｅ　Ｐ　ＲＯＭセルは、何千回もの再プログラミングの後に変化 し始める。故にＥＥＦＲＯＭ素子が使い古されることになる前に、このネットワ ークをプログラムすることは常に可能というわけではない。

従来のＥＥＰＲＯＭセルにおける第３の問題は、プログラミング及びイレーズ動 作の間に電子をトンネル動作させるため、大きな電圧が必要とされることである 。一般には１７〜２５ボルトのオーダの電圧が必要とされる。このような電圧に よれば、その回路を他の低電圧回路とともに同一の集積回路チップ上に置くこと はできず、その回路を分離させる必要が生じる。更に、通常利用可能な低電圧供 給から高電圧を発生させるような特別な回路もチップ上に設けなければならない 。

これらの問題を克服するため、強誘電体物質を基礎とする物質の利用が当業者に よく知られている。例えば米国特許第２．７７３．２５０号には、情報を記憶す るためのデバイスが開示されている。このデバイスは強誘電体から成り、この強 誘電体はその上に付着された半導体層を備えている。半導体層は電気回路におい て可変抵抗として働く。半導体層の抵抗は強誘電体の分極の度合いで制御される 。

強誘電体の分極は強誘電体内に電界を発生させることによって制御される。電界 は強誘電体の両端に電圧差を与えることによって発生される。この電圧差は、半 導体層をある電圧に接続し、更に強誘電体のもう一方の側に付着された導電層を 第２の電圧に接続することにより発生される。

しかしながらこの抵抗素子は、選択される物質によっては長時間良好に機能しな かった。デバイスには問題とされるバリウムチタネート強誘電とテルル半導体が 利用されていた。テルルは室温で容易に酸化する。故に、バリウムチタネートを 分極するために用いられる電界の影響下において酸素原子がバリウムチタネート からテルル中にドリフトした際、酸化物層がテルル層と強誘電体間に形成され得 る。酸化物層はバリウムチタネートよりも非常に小さい比誘電率を有するため、 酸化物層が形成された場合には、プログラミング電極と半導体との間に与えられ る電圧差が変化し、その結果バリウムチタネートの分極が増加する。許容できな いほど少数の抵抗素子をプログラミングした後は、必要とされた電圧は実際のデ バイスにとってはあまりに大きすぎるものとなる。

強誘電物質を基礎とした第２のタイプのＥＥＰＲＯＭセルが従来技術で提案され ている。このタイプのＥ　Ｅ　Ｆ　ＲＯＭセルにおいては、電界効果トランシタ （ＦＥＴ）のゲート酸化物が、鉛ランチウム（ｌａｎｔｈｉｕｍ）ジルコン酸塩 チタネート（ＰＬＺＴ）のような強誘電体物質で置換されている。この物質はＦ ＥＴのゲートとソース間に電圧差を設けることによって分極される。この分極に よりゲート酸化物とチャネル領域間の境界において効果的な空間電荷が生じる。

空間電荷の大きさ及び分極はそれぞれＰＬＺＴの分極の度合い及び分極の方向に よる。分極の一方向においてはチャネル内のキャリア密度は減少し、それによっ てＦＥＴのソース・ドレイン間の抵抗は増大される。抵抗値は分極電圧によって 特定される。ＰＬＺＴ物質の分極の切り換え時間はナノ秒のオーダであり、この 分極はデバイスを損失させることなく１０９回切り換えることもできる。故にＥ ＥＦＲＯＭセルのトンネリング動作において存在した上述の問題は解消される。

不幸にも、このＰＬＺＴ構造タイプは製造が困難であり、実際には比較的に少数 回数しかプログラムすることができない。このタイプのＥＥＦＲＯＭにおいてチ ャネル領域を減損させるため用いられる電界は、ＰＬＺＴ層の分極の結果生じた 残りの電界である。この電界は電荷をフローティングゲートに与えることによっ て得られる電界よりも小さなものである。故に、この電界に応答して減損され得 るチャネル領域の深さは、通常のＥＥＰＲＯＭセルで利用できるものより小さな ものである。小さな深さを持つチャネルを製造するのは困難である。

更に、このデバイスは、バリウムチタネートを基礎とした抵抗素子を参照して上 で述べたように、同一タイプの物質と適合しずらいという問題がある。特に、チ ャネル領域をＰＬＺＴ物質内の金属イオンから保護するに充分な方法は見つかっ ていない。ＰＬＺＴ物質は５００°Ｃでシリコン基層上に結晶化される。

これらの温度では鉛イオンはチャネル領域中に拡散する。これらの金属イオンは チャネルを金属イオンでドーピングするのと同様な方法でチャネルの電気特性を 変化させ、そうしてそのキャリア密度を制御する。

例えばシリコン二酸化物のようなバリアがＰＬＺＴ物質の前に付与され、チャネ ルドリフティングイオンを保護した場合、プログラミング電圧は許容できないよ うな値にまで増大する。ＥＥＰＲＯＭは通常、ＦＥＴのゲートとチャネル領域間 に電圧を印加することによってプログラムされる。大きなプログラミング電圧を 必要とするシステムはその製造に非常にコストがかかる。利用できるバリア物質 はＰＬＺＴよりも非常に小さい比誘電率を有する絶縁物である。電圧かチャネル とＥＥＰＲＯＭのゲート間に印加され、ＰＬＺＴ層が分極した場合を考えてみた い。電圧の一部はバリア物質にわたって、残りの電圧はＰＬＺＴ物質にわたって 現れるであろう。ＰＬＺＴ層にわたって現れる部分は、バリア物質とＰＬＺＴ物 質との相対的な比誘電率によって決定される。一般にＰＬＺＴ物質は利用可能な バリア物質よりも非常に高い比誘電率を有する。この結果、はとんどの電圧はバ リア物質にわたって現れる。バリアのような不純物はプログラミング電圧を１０ ０ボルト以上に増加させることが分かっている。

ＰＬＺＴ物質の残りの分極の方向及び大きさは１０’回以上代えることが可能で あるが、このタイプのＥＥＦＲＯＭの観測寿命は従来のＥＥＰＲＯＭセルのそれ より小さい。寿命が短ければイオンドリフトも異なる形態となる。ＰＬＺＴ物質 には酸素原子が含まれており、これはＰＬＺＴ層内の残りの分極を変化させるた めに用いられる電圧に応答してドリフト可能である。上で述べたように、残りの 分極を代えるため、電圧がＰＬＺＴ層の両端に印加される。これは一般にはＦＥ Ｔのチャネル領域とゲート電極の間に電圧を印加することによって達成される。

電圧の大きさはイオンをドリフトさせるのに充分なものである。与えられた電圧 差の方向に依存して、イオンはＰＬＺＴ層からチャネル領域へ、あるいはチャネ ル領域からＰＬＺＴ層へドリフトするだろう。酸化物イオンがＰＬＺＴ層からチ ャネル領域へドリフトした場合、それらはＰＬＺＴ層とチャネル領域間の接触面 にシリコン酸化物層を形成する。上で述べたようにシリコン酸化物は低い比誘電 率を有する絶縁物である。この結果プログラミング電圧はゆるやかに時間ととも に増加する。

故に、本発明の目的は、改善されたプログラム可能な不揮発性抵抗素子を提供す ることである。

また本発明の目的は、現存の可変抵抗素子よりも、より多数回再プログラムする ことができるような抵抗素子を提供することである。

更にまた本発明の目的は、ＥＥＰＲＯＭセルを基礎とした抵抗素子よりもより経 済的に製造することができる抵抗素子を提供することである。

本発明のこれらの及び他の目的は、本発明の以下の記述及び添付した図面により 、当業者に明かとなるであろう。

発明の概要 本発明は、第１及び第２表面を備える分極層を有する抵抗素子から成る。

第１接触は第１表面に隣接の分極層に接着されている。第１接触は電気コンダク タである。抵抗素子は第２表面に隣接の分極層に接着されているような第２接触 も含む。第２接触は半導体物質を備える。分極層の物質ど半導体物質は、分極層 と前記第２接触との間のイオンドリフトが前記第１の物質よりも小さい比誘電率 を有する分極層と前記第２の接触間の層を上昇させないよう選択されている。

図面の簡単な説明 第１　（ａ）図は本発明による抵抗素子ＩＯの断面図。

第１　（ｂ）図は第１　（ａ）図に示した抵抗素子１０の平面図。

第２図は本発明による抵抗素子の代替実施例の平面図。

第３（ａ）〜（ｅ）図は本発明による抵抗素子を構成する種々の段階を示すウェ ハの断面図。

第４図は本発明を利用したメモリセルを示す図。

第５図は本発明を利用した第２のメモリセルを示す図。

第６図は圧電極もまた半導体であるような本発明によるメモリセルを示す図。

実施例 本発明による抵抗素子の基本的な形態が第１　（ａ）、ｌ　（ｂ）図に示されて いる。第１　（ａ）図は本発明による抵抗素子ＩＯの断面図である。第１　（ｂ ）図は抵抗素子ＩＯの上部図である。抵抗素子１０は、３つの層、即ち、圧電極 １２、強誘電体層１４、及び半導体接触１６を含む。圧電極１２はどのような導 電性物質からでも構成することができ、また以下により詳細に述べるように、半 導体接触１６を構成するために用いられるような半導体物質からも構成すること もできる。強誘電体層１４は好ましくは強誘電体物質から構成される。ＰＬＺＴ ｌ　物質が好ましい。例えば、９８％の鉛、２％のランタン、４０パーセントの ジルコニウム、及び６０％のチタンから成るＰＬＺＴ組成物が本発明による抵抗 素子を構成するために利用され得る。

半導体接触１６は、予定するデバイスの温度範囲内で適切なキャリア密度を有す るものならば、どのような物質からでも構成することができ、抵抗素子ＩＯはも しその物質が強誘電体層Ｉ４と適当に接触するのならば利用可能である。

半導体接触１６に利用される物質は３つの要求を満足していなればならない。第 １に、この物質は、抵抗素子１０が利用される特別の回路に対して必要な範囲の 抵抗を与えなければならない。

第２に、この物質は、強誘電体層Ｉ４に対して利用される強誘電体物質に関して 実質上電気的に不活性でなければならない。上で述べたように、ゲート酸化物に 対して強誘電体物質を利用するような従来技術におけるＥＥＰＲｏｈｉデバイス の１つの問題は、チャネル領域と強誘電体領域間のイオンの移行である。抵抗素 子ＩＯにおけるこのようなドリフトを防止するため、好ましくは半導体接触１６ は、強誘電体層１４からのイオンドリフトによって影響されないないような物質 から構成される。ＰＬＺＴ物質が強誘電体層１４に用いられた場合、半導体接触 １６は、錫、インジウム、ベリリウム、亜鉛、カドミウム、ニッケル等の適当な 金属酸化物から構成されてもよい。このような酸化物は酸化物イオンに対して既 に安定化されているので、ＰＬＺＴ物質からのどのような酸素ドリフトも、強誘 電体層と半導体接触１６の接触面に形成されるような絶線体を生じさせないであ ろう。しかしながら当業者には、臭化物、カーバイド、ケイ素化合物、窒化物、 硫化物を利用することができることは明かであろう。

第３に、半導体接触１６は、強誘電体１４を破壊することなく強誘電体層１４上 に付着可能でなければならない。例えばＰＬＺＴ物質が強誘電体層１４として使 用された場合、半導体接触１６に用いられる物質は適切な低温において非還元雰 囲気において付着可能でなければならない。

本発明による抵抗素子は従来のＣＭＯＳ回路素子を備えたシリコンウェハ上に製 造されてもよい。抵抗素子は好ましくはＣＭＯ８の製造が金属接続が付着される ような時点に到達した後に製造される。

第３図は、本発明による抵抗素子が、２つの従来のＦＥＴトランジスタ２２及び ２６と関連して製造される方法を示す。第３図（ａ）〜（ｅ）図は製造工程の様 々な段階を示す断面図である。第３（ａ）［はウェルゲート酸化物層２５及びケ ート電極２４の製造後のウェハを示している。

この時点でウェハはシリコン酸化物あるいはシリコン窒化物のような拡散バリア で覆われる。圧電極２６はその後、薄い接着層を用いて付着され、そうしてバリ ア層に固定される。０．２ミクロンの厚さを持つ白金層を備える圧電極が好まし い。接着層は好ましくは数１００オングストロームのチタンである。付着後、圧 電極は従来技術における集積回路製造方法を用いて第３（ｂ）図に示すような適 当な形にエツチングされる。

次に強誘電体フィルムが付着され、そして適当な形にエツチングされる。

従来の付着及びエツチング技術を利用してもよい。例えば、Ｔｉｔｌｅ等は、Ｐ ＬＺＴ薄膜をエツチングするための技術を開示する（Ｍａｒｋ　Ａ、　Ｔｉ　ｔ 　Ｉｅ等によるｒＲｅａｃｔｉｖｅ　Ｉｏｎ　Ｂｅａｍ　Ｅｔｃｈｉｎｇ　ｏｆ ＰＬＺＴ　Ｅｌｅｃｔｒｏｏｐｔｊｃ　５ｕｂｓｔｒａｔｅｓ　ｗｉｔｈＲｅｐ ｅａｔｅｄ　Ｓｅｌｆ−Ａｌｉｇｎｅｄ　ＭａｓｋｉｎｇＪ。

Ａｐｐｌｉｅｄ　０ｐｔｉｃｓ社、Ｖｏｌ、２５．Ｎｏ、９，１９８６年）。第 ３（ｃ）図はエツチングが行われた後の強誘電体層２７を示す。

半導体接触２８かその後付着される。この付着は好ましくは、例えばＤａｖｉｃ ｌ　Ｆｒａｓｅｒ（ｒｓｐｕｔｔｅｒｅｄ　Ｆｉｌｍｓ　ｆｏｒＤｉｓｐｌａｙ 　Ｄｅｖｉｃｅｓ」、ＩＥＥＥ、６１．１９７３年）によって説明がなされてい るような従来のスバツタ工程を利用することにより行われる。半導体接触は好ま しくは２００オングストロームの厚さ層の錫酸化物層である。一旦半導体が付着 されると、従来の拡散あるいはイオン注入技術により、所望のキャリア濃度にま でドープされる。またドーピング素子は付着された物質内に含まれていてもよい 。半導体接触はその後、従来の集積回路技術を用いて所望の形態にエツチングさ れる。第３（ｄ）図は半導体接触２８がエツチングされた後のデバイスを示して いる。

次に、好ましくは低温シリコン二酸化物層であるような中間層誘電体３１が付着 される。中間層誘電体３１内のウェルはその後、電気的に金属被覆に対して接続 されるべき位置において取り除かれる。チタン窒化物３０はアルミニウム金属被 覆と接触物質との間にバリアとして付着される。アルミニウム金属被覆は最後の 段階に付着される。アルミニウム付着後のウェハが第３　（ｅ）図に示されてい る。

第１図を再び参照すれば、半導体接触１６の抵抗Ｒは半導体接触１６を構成する ために使用される物質の抵抗率ｐ、半導体接触１６の長さし、輻Ｗ、厚さＴによ って決定される。一般に、 Ｒ＝ｐＬ／　（ＷＴ）　（１） である。

半導体接触１６の長さは第２図に示すようなＳ字状の形態を利用することとによ って増大されることが可能である。第２図は半導体接触１９及び強誘電体層１５ を有する代替抵抗素子１８の上面図である。

半導体接触１６の抵抗率は、強誘電体層１４の分極の度合い、強誘電体層１４の 分極が存在しない半導体接触１６内のキャリア密度、及び半導体接触１６に利用 される半導体タイプによって決定される。電界が存在しない半導体接触１６を構 成するために利用される物質の抵抗率は、物質固有の抵抗率として現れるであろ う。例えば酸化物はドーピングを行わない状態で、はぼ０．０５オーム−Ｃｍの 抵抗率を有する。この抵抗率は物質をドーピングすることによって劇的に減少さ れるだろう。例えば、インジウムドープ型タイム酸化物は、およそ１０−４オー ム−ｃｍという固有の抵抗率を有するであろう。

強誘電体層１４が分極された場合、電界が半導体接触１６内に発生する。

この電界は分極の方向と半導体のタイプに依存して、付加的なキャリアを半導体 接触Ｉ６中に引き込み、現存するキャリアを半導体接触１６の外に追いやる。付 加的なキャリアが半導体接触１６中に引き込まれると、半導体接触１６の抵抗は 減少するだろう。キャリアがそこから追い出された場合、半導体接触１６の抵抗 は増加するだろう。

半導体接触１６の厚みはデバイス動作に２つの方法で悪影響を与えることに注意 すべきである。第１に厚みがあまりに大きすぎる場合であるが、この場合、強誘 電体層によって発生された電界は、キャリア密度はおろか半導体接触と強誘電体 層の界面にも影響を及ぼさないであろう。抵抗素子がデプレッションモードで動 作している場合、つまり電界がキャリアを半導体接触１６から追い出している場 合、半導体接触部分はおろか界面も減損されないであろう。この結果、この抵抗 素子は、２つの抵抗が同じような方法で同時に作用するであろう。第１の抵抗は 界面付近で減損領域となり、第２の領域は非減損領域となるだろう。非減損領域 は減損領域よりもより小さな抵抗を有するだろうから、取得できる抵抗値は非減 損領域の抵抗によって制限されるだろう。

第２に、半導体接触の厚みが２つの抵抗を同時に作り出さない程充分に小さなも のである場合には、半導体の抵抗率はその厚みに比例するように現れるだろう。

故に抵抗素子の抵抗は、もはや半導体接触の厚みには依存しないだろう。

強誘電体層１４は、半導体接触１６と圧電極１２間に電圧を印加することによっ て分極される。この電圧を以下の記述においてはプログラミング電圧と呼ぶ。半 導体接触１６の抵抗率はプログラミング電圧の関数である。しかしながら強誘電 体物質はヒステリシスを禁じるので、プログラミングは同一の分極の初期状態か ら開始されなければならない。これは強誘電体物質を飽和させる電圧を印加する ことによってなされ、その後その電圧は所望の値に変化する。

ヒステリシスによる影響は、抵抗が最小許容値から最大許容値の間にセットされ るであろうデジタル型の使用においてはあまり重大なことではない。この場合、 強誘電体層は最大許容値に分極されるように分極され、その分極の方向だけが変 えられる。この場合には、前の分極の状態は分極に影響を及ぼさないであろう。

なぜなら、デバイスは飽和電圧を強誘電体物質に与えることによってプログラム されるからである。

本発明による抵抗素子は、コンピュータのようなものに使用する不揮発性スタテ ィックメモリを構築するために用いることができる。例えばメモリの一実施例に おける単一のメモリセルが、第４図において４０で示されている。セル４０は本 発明による抵抗素子を含み、これは強誘電体層６０、半導体接触６２、及び圧電 極６４から構成されている。抵抗素子は、ビットライン４２からは第１のトラン ジスタ６５により、グランドからは第２のトランジスタ６６により分離されてい る。抵抗素子に記憶されたデータはセンス増幅器４４によって感知される。

セル４０は適当な電圧をワードライン４６．４８及びプレート５０に印加するこ とによりプログラムされ且つ読まれる。セル４０をプログラムするためには、ビ ットライン４２が所望の値、つまり高あるいは低に設定される。ワードライン４ ６はターオンされ、ワードライン４８はターンオフされる。その後プレート５０ にパルスが発生される。ビットライン４２はプログラミングの間は低く、プレー ト５０上のパルスは強誘電体６０を分極し、その結果電界ベクトルは下降する。

故に余分な電子は半導体接触６２に保持されるであろう。錫酸化物のようなＮ型 半導体物質にあっては、これにより、半導体接触６２の抵抗率が減少されるであ ろう。ビットライン４２ガプログラミングの間高い場合、強誘電体物質はその電 界ベクトルが上昇するように分極されるであろう。これにより、半導体接触の６ ２の電子は減損するであろう。Ｎ型半導体にあっては、これにより、半導体接触 ６２が高い抵抗状態に置かれることになるであろう。もしＰ型半導体が利用され ていた場合には、反対の状態が生じるであろう。

Ｎ型半導体が利用された場合にセル４０のセル状態を読むためには、ビットライ ン４２が、プログラムセル４０に対して使用されたものと比べて小さな電圧に荷 電される。低電圧を使用することにより、強誘電体層６０が分極の方向を変更す ることが防止される。トランジスタ６５及び６６がその後ターンオンされる。ビ ットライン４２の容量及びセル４０の最小抵抗に依存する時間の後、センス増幅 器４４がターンオンされる。センス増幅器４０は基準電圧と接続されており、そ れはビットライン４２が荷電されたような電圧に関係づけられている。放電され たビットライン上の電圧を比較することにより、セル４０内の半導体接触６２の 抵抗が測定される。半導体接触６２の異なる可能な抵抗値は、ビットライン４２ を異なる速度で放電するであろう。故に適当な時間が経過した後のビットライン ４２によれば、半導体接触６２の抵抗が確実なものとなることが可能とされる。

第１のタイムセル４０は、プログラム後に読み出されることに注意すべきである 。半導体接触６２の抵抗は僅かに変化してもよい。読出し電圧が強誘電体層６０ の分極ベクトルを変える方向である場合、この強誘電体層６０内の幾つかのドメ インの残りの分極は反対方向に切り換えられてもよく、それにより残りの分極の 全てが変化する。読出し電圧がプログラムセル４０に用いられたものに比して小 さい場合、ドメイン部分は小さい。また、読出し電圧は強誘電体層６０の飽和電 圧よりも小さい。しかしながら、問題のドメインが切り代わると、反復される読 出しにそれ以上の切り換えは生じない。

１つの分離トランジスタメモリセルが第５図の７０に示されている。セルフ０は 半導体接触７２、強誘電体層７４、及び圧電極７６を備える抵抗素子を利用する 。セルフ０は、ワードライン８６によって制御されるトランジスタ８６によって 、ビットライン４２から分離される。圧電極の電圧は、プレート８４上の電圧に よって特定される。

セルフ０には、たった１つの分離トランジスタのみを必要とするという利点があ る。このセルフ０は、セル４０を参照しつつ上で述べた方法と同様の方法でプロ グラムされる。トランジスタ８６がターンオンされ、プレート８４にパルスが発 生される。

セルフ０は同様の方法で読まれる。ビットライン４２は、プログラムセルフ０に 対して使用されたものに比して小さな電圧にまで予め荷電される。トランジスタ ８６がターンオンされる。適当な時間間隔が経過した後、センス増幅器４４がビ ットライン４２上の電圧を基準値と比較するために使用される。

セルフ０が、半導体接触７２を構成するために使用される半導体のタイプにつき セル４０と相違していることは重要なことである。半導体接触７２がＮ型半導体 である場合を考えてみたい。セルが低電圧で、つまりグランドであるビットライ ン７２上でプログラムされた場合には、半導体接触７２の両端に電圧差は存在し ないであろう。即ち、半導体接触７２の両端、７７及び７８は、同一の電圧であ ろう。この結果、強誘電体層６０の分極は一様に一方向となり、半導体接触７２ は低抵抗状態となるであろう。

ビットライン４２が高プログラミング電圧である場合を考えてみたい。この場合 、半導体接触７２の両端には電圧降下が存在するであろう。端部７８は高電圧で あり、端部７７はグランドに保持される。この場合、端部７７下方の強誘電体層 ７４は、端部７８下方とは異なる方向に分極されるだろう。電圧が切り換わると 端部７８は高抵抗となるだろう。故に、電圧降下が端部７８に集中されるだろう 。この電圧降下により強誘電体層７４の状態が決定されるので、端部７８下方の 強誘電体層の部分だけがその極性方向を切り換える。この結果均一でない抵抗分 散が半導体接触７２の両端に生じる。

Ｎ型半導体で且つ正プログラミング電圧である場合、端部７８の抵抗は、端部７ ７のそれよりも非常に高いものであろう。しかしながら、高プログラミング電圧 に相当する状態における半導体接触７２の抵抗は、低プログラミング電圧に対応 する状態より、いまだ非常に高いものであろう。この結果、メモリデバイスはま だ適切に機能する。しかしながら、セルフ０の性能を減少させる抵抗の高及び低 状態差は実質的に減少される。

半導体接触７２にＰ型半導体が利用され、同一の正電圧プログラミングで設計さ れた場合を考えてみたい。半導体接触７２の両サイドはプログラミングの間グラ ンドに保持され、強誘電体層７４の極性は一様であり問題は生じない。この場合 、半導体接触７２の全体での抵抗は一様に高い。高プログラミング電圧が端部７ ８に印加された場合には、端部７８下方の強誘電体層７４の両端の電圧は高くな り、端部７７におけるそれはグランドに保持させる。端部７８における高電圧に よって分極は、端部７８下方の強誘電体層７８の端部における方向を変換させる 。これにより端部７８における半導体接触７２の抵抗は減少する。これが発生す ると高電圧が端部７７に向かって移動し、半導体接触７２が一様に低抵抗状態と なるまでこのプロセスが繰り返される。故に、このように選択された半導体物質 は第４図に示された２つのトランジスタにより行われるものと同様に、高及び低 プログラミング状態において同一の高い抵抗率を有する。

上の記述では、メモリセル４０及び７０はビットラインとグランド間の電圧を利 用しているが、ドライブラインによってグランド接続に置換することができるこ とは当業者にとって明かであろう。

強誘電体層の分極の能力は、再プログラミングに伴って僅かづつ減少するだろう 。従って、第４図及び第５図に示されたセンス増幅器によって利用される基準電 圧は、時間と共にゆるやかに変化するであろう。これはＰＬＺＴ物質が利用され た場合には、書き込みサイクルの回数をおよそ１０１＠に制限する。書き込みサ イクルの回数は、底電極も半導体であるようなメモリセルを利用することにより 著しく増加する。この場合、底電極の抵抗は、上部電極の抵抗を測定する際の基 準となる。

第６図は、底電極１１２力伴導体である抵抗素子１１０を利用したメモリセル１ ００を示す。その電極１１２はライン１１５に接続されている。上部電極１１４ はそれもまた半導体であるが、ライン１１６に接続されている。セル１００は、 セレクトライン１１９上の電圧によって制御されるトランジスタ１１７及び＋１ ８により、問題のラインから分離されている。セル１００の状態は、演算増幅器 によって感知される。

セル１００は、セレクトライン１１９上の高電圧を用いてセル１００を選択した 後に、データをライン１１５上に、そしてその補数をライン１１６上に配置する ことによりプログラムされる。セル１００は両方のラインを再荷電することによ って読み出され、その後、トランジスタ１１８及び１１９が適当な時間間隔の間 にターンオンされた後に増幅器１２１の電圧出力を読む。

本発明はＰＬＺＴ物質を利用した実施例によって記述されているが、他の分極物 質を利用してもよいことは当業者には明かであろう。例えば、鉛ジルコン酸塩チ タネートを他の強誘電体物質と同様に利用してもよい。

本明細書には、新規な抵抗素子が記述されている。上の記述及び添付図面により 、当業者には本発明に対する様々な変形が明かとなったであろう。故に本発明は 請求の範囲によってのみ限定されるべきである。

】２ ＦＩＧＵＲＥ　Ｉ［ｌ＝、］ ｒ＋ｃｕｐ＝　２ 平成　年　月　日

Claims (10)

【特許請求の範囲】
1. １．第１物質から成り第１及び第２表面を有するような分極層と、前記第１表面 に隣接の前記分極層に接着された電気コンダクタであるような第１接触と、前記 第２表面に隣接の前記分極層に接着され、半導体物質を備えているような第２接 触とを備えた抵抗素子において、前記第１物質及び前記半導体物質は、前記分極 層と前記第２接触との間のイオンドリフトが前記第１物質よりも実質的に小さい 比誘電率を有する前記分極層と前記第２接触との間の層を上昇させないよう選択 されていることを特徴とする抵抗素子。
2. ２．請求項１記載の抵抗素子において、前記第１物質は鉛ジルコン酸塩チタネー トを備え、前記半導体物質は酸化物、臭化物、カーバイド、窒化物、あるいは硫 化物の素子を備える抵抗素子。
3. ３．請求項２記載の抵抗素子において、前記素子は錫、インジウム、ベリリウム 、亜鉛、カドミウム及びニッケルからなる集合から選択される抵抗素子。
4. ４．請求項１記載の抵抗素子において、前記第１物質は鉛ランチウムジルコン酸 塩チタネートを備え、前記半導体物質は酸化物、臭化物、カーバイド、窒化物、 あるいは硫化物の素子を備える抵抗素子。
5. ５．請求項２記載の抵抗素子において、前記素子は錫、インジウム、ベリリウム 、亜鉛、カドミウム及びニッケルからなる集合から選択される抵抗素子。
6. ６．請求項１記載の抵抗素子において、前記第１接触は半導体を備える抵抗素子 。
7. ７．第１物質から成り第１及び第２表面を有するような分極層と、前記第１表面 に隣接の前記分極層に接着され、半導体物質を備えるような第１接触と、前記第 ２表面に隣接の前記分極層に接着され、半導体物質を備えるような第２接触とを 備えた抵抗素子において、前記第１物質及び前記半導体物質は、前記分極層と前 記第２接触との間のイオンドリフトが前記第１物質よりも実質的に小さい比誘電 率を有する前記分極層と前記第２接触との間の層を上昇させないよう選択されて いることを特徴とする抵抗素子。
8. ８．第１物質から成り第１及び第２表面を有するような分極層と、前記第１表面 に隣接の前記分極層に接着された電気コンダクタであるような第１接触と、前記 第２表面に隣接の前記分極層に接着され、半導体物質を備え、その上部に離間さ れた第１及び第２電気接続を含んでいるような第２接触とを備え、前記第１物質 及び前記半導体物質が、前記分極層と前記第２接触との間のイオンドリフトが前 記第１物質よりも実質的に小さい比誘電率を有する前記分極層と前記第２接触と の間の層を上昇させないよう選択されているような抵抗素子と、前記抵抗素子の 前記第１電気接続を第１コンダクタを備えるビットラインに選択的に接続する第 １接続手段と、前記抵抗素子の前記第２電気接続を第２コンダクタを備えるグラ ンドラインに接続する第２接続手段と、前記抵抗素子の前記第１接触を第３コン ダクタを備えるプレートに接続する第３接続手段とを備えることを特徴とするコ ンピュータメモリセル。
9. ９．請求項８記載のメモリセルにおいて、前記第２接続手段は更に前記第２電気 接触を前記グランドラインから選択的に分離する手段を備えるメモリセル。
10. １０．第１物質から成り第１及び第２表面を有するような分極層と、前記第１表 面に隣接の前記分極層に接着された電気コンダクタであり且つその上に離間され た第１及び第２接続とを有し、前記第２接続がグランドラインに接続されている ような第１接触と、前記第２表面に隣接の前記分極層に接着され、半導体物質を 備え、その上に離間された第１及び第２電気接続を含み、前記第２電気接続がグ ランドラインに接続されているような第２接触とを備えた抵抗素子と、前記第１ 接触の前記第１電気接続を第１ビットラインに選択的に接続する手段と、前記第 ２接触の前記第１電気接続を第２ビットラインに選択的に接続する手段とを備え たことを特徴とするコンピュータメモリセル。