JPH0550647A - 静電記録装置の駆動回路 - Google Patents

Abstract

(57)【要約】 【目的】 高速でスイッチングする出力を出す静電記録
装置の駆動回路を提供すること。 【構成】 静電記録装置の駆動回路の構成を、スイッチ
ング信号が相補型トランジスタ組合せ部を経てエミッタ
へ入力され、ベースがバイアス部により固定電位にさ
れ、コレクタより出力を取り出すようにした出力トラン
ジスタを具えたものにすることにより、出力トランジス
タをオフにする時にベース・エミッタ間に充分大きな逆
バイアスをかけることが出来るようにする。それによ
り、出力トランジスタの少数キャリヤ蓄積効果に起因す
る蓄積時間が短縮されるので、スイッチング速度が速く
なり、高速印字が出来るようになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高電圧を高速にスイッ
チングした出力を出す静電記録装置の駆動回路に関する
ものである。

【０００２】

【従来の技術】図８は、静電記録装置の第１の例を示す
図である。図８において、１１は静電潜像形成装置、１
２は現像装置、１３は用紙、１４は用紙送りローラ、１
５は圧力ローラ、１６はクリーニング装置、１７は除電
装置、１８は静電潜像担持ドラムである。

【０００３】静電潜像形成装置１１にて、静電潜像担持
ドラム１８の表面に静電気による潜像が形成される。静
電潜像担持ドラム１８は矢印のように回転され、潜像に
は現像装置１２のところでドナーが付着される。用紙１
３は、用紙送りローラ１４により、静電潜像担持ドラム
１８と圧力ローラ１５の間に送りこまれる。圧力ローラ
１５の圧力で、静電潜像担持ドラム１８表面上のドナー
が用紙１３に転写されることにより、潜像は用紙１３に
記録される。

【０００４】転写の後でも静電潜像担持ドラム１８の表
面にはドナーの一部が残るが、これはクリーニング装置
１６で除去される。また、該表面上に残っている静電気
は、除電装置１７により除去される。

【０００５】図９は、図８の静電記録装置における静電
潜像形成装置１１の詳細図である。図９において、１８
は静電潜像担持ドラム（の一部表面）、１９は第１の駆
動電極、２０は絶縁基板、２１は第１の絶縁層、２２は
第２の駆動電極、２３は第２の絶縁層、２４はスクリー
ン電極、２４−１は開口部、２５はイオン、２６はイオ
ン発生用駆動回路、２７は直流電源、２８はイオン導出
用駆動回路である。静電潜像担持ドラム１８は、時間の
経過と共に矢印の方向に移動される。

【０００６】イオン発生用駆動回路２６は高周波・高電
圧の電源であるが、これが第１の駆動電極１９とスクリ
ーン電極２４との間に印加されると、両電極の間にある
空気が、沿面コロナ放電によりイオン化され、正のイオ
ンと負のイオンとが発生する。これらのイオンの内、本
例の場合負のイオンは、スクリーン電極２４の開口部２
４−１から、静電潜像担持ドラム１８上に向かっての移
動をイオン導出用制御回路で制御される。駆動回路の制
御でイオンが移動した場合、負のイオンが静電潜像担持
ドラム１８の表面に付着する。これにより、静電潜像が
形成される。

【０００７】負のイオンの駆動は、イオン導出用駆動回
路２８により印加される電圧によって行われる。イオン
導出用駆動回路２８は、第２の駆動電極２２に印加する
電圧を高速にスイッチングする回路であり、その出力
は、パルス波形状の出力である。第２の駆動電極２２の
電位がスクリーン電極２４の電位より高くされると
（例、スクリーン電極２４の電位−６００Ｖに対して、
駆動電極２２の電位−４００Ｖ）、電界の方向は下向き
であるから、負のイオンは開口部２４−１より導出して
下方へ向かって駆動されることはない。

【０００８】逆に、第２の駆動電極２２の電位がスクリ
ーン電極２４の電位より低くされると（例、スクリーン
電極２４の電位−６００Ｖに対して、第２の駆動電極２
２の電位−８００Ｖ）、電界の方向は上向きであるか
ら、負のイオンは開口部２４−１より導出され下方へ向
かって移動され、静電潜像担持ドラム１８の表面に到達
する。イオン導出用駆動回路２８からの１つのパルスに
より駆動されたイオン流は、１つのドットを形成する。

【０００９】図１０は、従来の静電記録装置の駆動回路
を示す。図１０において、１は入力端子、３は出力トラ
ンジスタ、４は出力電源端子、６は出力端子、４２は抵
抗、４３はコンデンサ、Ｒ₁ は出力抵抗である。入力端
子１からは、出力トランジスタ３をスイッチングするた
めの矩形波状のパルスが入力される。入力端子１よりハ
イ（high）が入力されると、出力トランジスタ３がオン
され、出力端子６からはグランド電位が出力される。

【００１０】入力端子１よりロー（low ）が入力される
と、出力トランジスタ３はオフとされ、出力端子６から
は出力電源端子４の電位が出力される。このような回路
が、図９のイオン導出用駆動回路２８に用いられてい
る。なお、この駆動回路では、ハイが入力された時にロ
ーの出力が出るようにされているが、ハイが入力された
時にハイの出力が出るような構成のものもある。

【００１１】出力トランジスタ３のベースに接続されて
いる抵抗４２とコンデンサ４３は、スイッチング速度を
上げるためのものであり、コンデンサ４３はスピードア
ップコンデンサと言われるものである。入力端子１の入
力がローとされた時、入力端子１の入力がハイの時に充
電されていたコンデンサ４３の電荷は抵抗４２を経由し
て放電する。その結果、抵抗４２に電圧降下を生じ、出
力トランジスタ３のベース電位を、エミッタ電位（グラ
ンド電位）より低下させる。ベース・エミッタ間に逆バ
イアスがかかることにより、少数キャリヤ蓄積効果によ
って溜まっている電荷は放電され、スイッチング速度は
速められる。

【００１２】図１１は、静電記録装置の第２の例であ
り、３０は用紙ロール、３１は静電記録紙、３２は静電
潜像形成用ヘッド、３３は対向ローラー、３４は現像装
置、３５は定着装置である。用紙ロール３０より引き出
された静電記録紙３１は、静電潜像形成ヘッド３２のと
ころで、１ライン分のドットに対応する電界がかけら
れ、潜像が描かれる。その潜像は、現像装置３４で現像
され、定着装置３５で定着されて静電記録紙３１上に記
録される。

【００１３】図１２は、静電潜像形成用ヘッド３２の詳
細図である。静電潜像形成用ヘッド３２の横長方向の中
央部には、記録電極３２−１が設けられている。１つの
記録電極３２−１は、１ドットに対応している。記録電
極３２−１の両横には、制御電極３２−２が設けられて
いる。記録電極３２−１と制御電極３２−２との間に
は、ドットの黒，白に応じて、図示しない駆動回路から
のパルスが印加される。この例の場合にも、駆動回路に
は図１０のような回路が用いられる。

【００１４】なお、静電記録装置の駆動回路に関する従
来の文献としては、例えば、特開昭56−116055号公報，
特開昭57− 20760号公報，特開昭59− 38072号公報，特
開昭60−206323号公報がある。

【００１５】

【発明が解決しようとする課題】

（問題点）しかしながら、前記した静電記録装置の駆動
回路では、出力パルスの蓄積時間が長く、立ち上がり，
立ち下がりも未だ遅いので、高速でスイッチングする出
力を出すことが出来ないという問題点があった。

【００１６】（問題点の説明）図１３は、静電記録装置
の駆動回路の入力波形図および出力波形図である。４０
は入力波形（図１０の入力端子１に入力される波形）、
４１は出力波形（図１０の出力端子６から出力される波
形）である。また、Ｔｄは立下り時間、Ｔｃは蓄積時
間、Ｔａは立上り時間、ｔ₁ 〜ｔ₅ は時刻である。図示
説明の便宜上、両者の波高値はそれほど違わないように
描いてあるが、入力波形の電圧はＴＴＬレベル（５Ｖ程
度）の電圧であるのに対し、出力波形の電圧は数百Ｖで
ある。

【００１７】入力波形４０の１つのパルスが、１つのド
ットに相当している。出力波形４１は、入力波形４０が
印加された時刻ｔ₁ から変化を始めるが、スイッチング
を終えて元のレベルに戻るのは、入力波形４０が既に元
のレベルに戻っている時刻ｔ₃ より、かなり後の時刻ｔ
₅ である。

【００１８】そうなる第１の理由は、ベースに接続した
スピードアップコンデンサだけでは、蓄積時間Ｔｃの短
縮も不充分であることにある。出力電圧が高電圧である
ので、出力トランジスタ３に高耐圧のトランジスタを使
用しなければならないが、高耐圧のトランジスタになる
程、少数キャリヤ蓄積効果は顕著になり、蓄積時間Ｔｃ
の短縮が難しくなる。

【００１９】第２の理由は、出力端子６への電位の切り
換えを１個のトランジスタのオンオフで行っているた
め、立下り時間Ｔｄ，立上り時間Ｔａは、単独のトラン
ジスタの特性にのみ頼ることになるが、単独ではあまり
小さくなることは期待できないことにある。

【００２０】又、立上り時間Ｔａ，立下り時間Ｔｄ，蓄
積時間Ｔｃが改善されないまま、スイッチング回数を大
にしようとすると、所定の出力電圧を印加する時間が短
くなり、ドットの印字濃度が低下したり、ドット欠陥
（ドットが印字されずじまいになること）を生ずること
もある。

【００２１】図１４は、印字濃度の低下を説明する図で
ある。符号は図１３のものに対応し、Ｔ_F は出力電圧印
加時間である。図１４（イ）は、理想的なスイッチング
が行われた場合の、入力波形４０と出力波形４１との関
係を示している。出力波形４１は、入力波形４０と完全
に同期して変化している。一方、図１４（ロ）は、立上
り時間Ｔａ，立下り時間Ｔｄ，蓄積時間Ｔｃが改善され
ないまま、スイッチング回数を大にした場合の、入力波
形４０と出力波形４１との関係を示している。この場合
には、所定の出力電圧が印加される出力電圧印加時間Ｔ
_F が、入力パルスの継続時間に比べて短くなる。そのた
め、印字濃度が予定している濃度より低下する。出力電
圧印加時間Ｔ_F がゼロになってしまった場合には、ドッ
ト欠陥を生ずることになる。

【００２２】また、静電記録装置１１がマトリックス駆
動の静電潜像形成装置を使用している場合、スイッチン
グ速度が遅いと、次のドットを印字する時間になってい
るのに、前のドットを印字するパルスがまだ存在してい
るという事態が生じ、ゴースト等の画像ノイズが生じる
こともある。

【００２３】本発明は、以上のような問題点を解決する
ことを課題とするものである。

【００２４】

【課題を解決するための手段】前記課題を解決するた
め、本発明の静電記録装置の駆動回路では、スイッチン
グ信号が相補型トランジスタ組合せ部を経てエミッタへ
入力され、ベースがバイアス部により固定電位にされ、
コレクタより出力を取り出すようにした出力トランジス
タを具えることとした。

【００２５】前記の静電記録装置の駆動回路において、
相補型トランジスタ組合せ部を構成する２つのトランジ
スタのベースに、スピードアップ用コンデンサを接続し
てもよい。また、相補型トランジスタ組合せ部を構成す
る２つのトランジスタに、ＭＯＳトランジスタを使用し
てもよい。

【００２６】また、本発明の静電記録装置の駆動回路
は、第１のスイッチング信号が第１の相補型トランジス
タ組合せ部を経てエミッタへ入力され、ベースが第１の
バイアス部により固定電位にされ、コレクタより出力を
取り出すようにした出力トランジスタを具えると共に、
ベースが第２のバイアス部により固定電位にされ、第２
のスイッチング信号が第２の相補型トランジスタ組合せ
部を経てエミッタへ入力され、前記出力トランジスタと
はオンオフ状態を逆にされるバイパス用トランジスタを
含むバイパス経路を、前記出力トランジスタの出力抵抗
と並列に設けたものとすることも出来る。

【００２７】その場合に、第１のスイッチング信号を、
バイパス用トランジスタのオンオフ状態が出力トランジ
スタのオンオフ状態とは逆になるように調整するための
タイミング回路および絶縁分離手段を経させることによ
り、第２のスイッチング信号を得るようにしてもよい。

【００２８】

【作 用】静電記録装置の駆動回路の構成を、スイッ
チング信号が相補型トランジスタ組合せ部を経てエミッ
タへ入力され、ベースがバイアス部により固定電位にさ
れ、コレクタより出力を取り出すようにした出力トラン
ジスタを具えたものにして、出力トランジスタをオフに
する時にベース・エミッタ間に充分大きな逆バイアスを
かけれるようにする。

【００２９】それにより、出力トランジスタの少数キャ
リヤ蓄積効果に起因する蓄積時間が短縮されるので、ス
イッチング速度が速くなる。その結果、静電記録装置の
駆動回路から供給される電圧は、スイッチング速度の速
いものとなり、高速印字が出来るようになる。また、ス
イッチング速度の向上に伴い、印字濃度の低下や、ドッ
ト欠陥を生じなくなると共に、マトリックス駆動の静電
潜像形成装置を使用している場合に、次のドットを印字
する時間になっているのに、前のドットを印字するパル
スがまだ存在しているという事態が生じなくなり、ゴー
スト等の画像ノイズが生じることがない。

【００３０】更に、バイパス用トランジスタを含むバイ
パス経路を、前記出力トランジスタの出力抵抗と並列に
設けた場合には、高電圧側の電圧を出力する際に、より
一層速やかに出力することが出来る。

【００３１】

【実施例】

（第１の実施例）以下、本発明の実施例を図面に基づい
て詳細に説明する。図１は、本発明の第１の実施例にか
かわる静電記録装置の駆動回路である。符号は図１０の
ものに対応し、２は相補型トランジスタ組合せ部、２−
１，２−２はトランジスタ、５はバイアス部、５−１は
バイアス電源端子である。

【００３２】相補型トランジスタ組合せ部２は、型の異
なった２つのトランジスタ２−１，２−２で構成されて
おり、それらのベースは一括して駆動回路の入力端子１
に接続される。そして、相補型トランジスタ組合せ部２
の出力端子は、出力トランジスタ３のエミッタに接続さ
れる。バイアス部５は、出力トランジスタ３のベースに
バイアス電位を提供する。バイアス部５のバイアス電源
端子５−１は、相補型トランジスタ組合せ部２のトラン
ジスタ２−１にも接続され、相補型トランジスタ組合せ
部２の動作電源も提供する。

【００３３】バイアス部５のバイアス電源端子５−１に
は、エミッタ端子を駆動する信号の振幅電圧範囲内の電
位を持つ電源が接続される。そのような電源にする主な
る理由は、バイアス電源端子５−１が相補型トランジス
タ組合せ部２にも接続されている関係上、バイアス電源
端子５−１と入力端子１とが短絡される恐れもある点に
ある。短絡された場合、バイアス電源端子５−１に接続
される電源の電圧が入力端子１に印加される電圧より遙
かに大であると、大きな電流が流れてしまうからであ
る。また、高電圧の電源にすると、トランジスタ２−
１，２−２にコストの高い高耐圧のトランジスタを使用
しなければならないが、それを避けるということも理由
の１つである。

【００３４】次に回路の動作を説明する。入力端子１に
ローのスイッチング信号が入力されている時は、トラン
ジスタ２−１はオフ，トランジスタ２−２はオンとなる
から、出力電源端子４からの電流は、出力電源端子４→
出力抵抗Ｒ₁→出力トランジスタ３→トランジスタ２−
２→グランドへと流れる。そのため、出力端子６へは、
グランド電位が出る。

【００３５】入力端子１にハイのスイッチング信号が入
力されている時は、トランジスタ２−１はオン，トラン
ジスタ２−２はオフとなるから、バイアス電源端子５−
１の電位よりトランジスタ２−１の電圧降下分を差し引
いた電位が、出力トランジスタ３のエミッタに現れる。
他方、出力トランジスタ３のベースには、バイアス部５
により与えられる固定的なバイアス電位が与えられてい
る。この場合、エミッタに現れる電位の方がベース電位
より相当高くなるように、予め設定しておく。

【００３６】すると、出力トランジスタ３のベース・エ
ミッタ間には、大きな逆バイアスがかかることになる。
この逆バイアスによる電流により、少数キャリヤ蓄積効
果による蓄積電荷は急速に放電される。その結果、出力
トランジスタ３は、瞬時にオフとなり、出力端子６から
は速やかに出力電源端子４の電位が出力される。即ち、
積極的に大きな逆バイアスをかけることにより、蓄積時
間Ｔｃ（図１３参照）を小さくするわけであるが、それ
を本発明では、出力トランジスタ３のベースには固定的
な電位を与えておき、出力トランジスタ３のエミッタに
は相補型トランジスタ組合せ部２の明確に２値に変化す
る出力電位を与えることにより、実現している。蓄積時
間Ｔｃが短縮されると、スイッチングを高速に行うこと
が出来るので、繰り返しの早いスイッチングが出来、高
速印字が可能となる。

【００３７】（第２の実施例）図２は、本発明の第２の
実施例を示す図である。第１の実施例との相違点は、相
補型トランジスタ組合せ部２の構成が異なるという点だ
けである。即ち、第１の実施例の相補型トランジスタ組
合せ部２は、その入力がローの時にローの出力を出し、
入力がハイの時にハイを出すという相補型バッファであ
った。それに対し第２の実施例では、相補型トランジス
タ組合せ部２に、その入力がローの時にハイの出力を出
し、入力がハイの時にローを出すという相補型インバー
タを用いている。

【００３８】（第３の実施例）図３は、本発明の第３の
実施例を示す図である。第１の実施例と異なる点は、出
力トランジスタ３として、型の異なるトランジスタを用
いた点である。第１の実施例ではＮＰＮ型トランジスタ
を用いているのに対し、第３の実施例ではＰＮＰ型を用
いている。

【００３９】（第４の実施例）図４は、本発明の第４の
実施例を示す図である。これは第１の実施例を更に発展
させたものであり、相補型トランジスタ組合せ部２を構
成するトランジスタ２−１，２−２自身の蓄積時間Ｔｃ
を短縮して、スイッチング速度を速めるため、それぞれ
のベースにスピードアップ用コンデンサとしてのコンデ
ンサ２−３，２−４を接続している。バッファ２−５，
２−６は、入力端子１からの入力を安定させるためと、
コンデンサ２−３，２−４間の干渉を防止するために挿
設されている。相補型トランジスタ組合せ部２自身の動
作速度が速くなるので、出力トランジスタ３のスイッチ
ング速度も速められる。なお、コンデンサ２−３，２−
４に並列接続されている抵抗は、スピードアップ動作に
寄与すると共に、ベース電流を調整するためのものであ
る。

【００４０】（第５の実施例）図５は、本発明の第５の
実施例を示す図である。この実施例は、相補型トランジ
スタ組合せ部２を構成するトランジスタとして、ＭＯＳ
トランジスタを用いた例である。図５（イ）の相補型ト
ランジスタ組合せ部２は相補型バッファであるから、図
５（イ）の駆動回路は図１の駆動回路に対応している。
図５（ロ）の相補型トランジスタ組合せ部２は相補型イ
ンバータであるから、図５（ロ）の駆動回路は図２の駆
動回路に対応している。

【００４１】（第６の実施例）図６は、本発明の第６の
実施例を示す図である。符号は図１のものに対応し、Ａ
は高電圧側スイッチングブロック、Ｂは低電圧側スイッ
チングブロック、２Ａ，２Ｂは相補型トランジスタ組合
せ部、３Ａはバイパス用トランジスタ、３Ｂは出力トラ
ンジスタ、５−１Ａ，５−１Ｂはバイアス電源端子、５
Ａ，５Ｂはバイアス部、７はバッファ、８はタイミング
回路、９は絶縁分離手段、Ｒ₂ は抵抗、Ｖ₁ 〜Ｖ₃ は電
圧である。

【００４２】この実施例は、出力を高電圧側に切り換え
る際の速度を、更に速くしたものである。速くなる理由
は、高電圧側スイッチングブロックＡを設けることによ
り、高電圧電源の電圧Ｖ₁ が出力端子６に出現する速度
を、出力抵抗Ｒ₁ のみを経由して出現する場合に比べて
速くしたことにある。

【００４３】まず、回路構成を図１の第１の実施例と対
比して説明する。低電圧側スイッチングブロックＢの出
力トランジスタ３Ｂは、図１の出力トランジスタ３に相
当している。従って、出力端子６を低電圧（グランド）
側に切り換えるための回路構成は第１の実施例と同じで
あり、低電圧側へのスイッチング速度は、第１の実施例
と変わらない。

【００４４】高電圧側スイッチングブロックＡは、出力
端子６を出力電源端子４につないでいる出力抵抗Ｒ₁ の
経路と並列に、抵抗Ｒ₂ とバイパス用トランジスタ３Ａ
を通る経路を新設するものである。なお、抵抗Ｒ₂ の抵
抗値は、出力抵抗Ｒ₁ のそれより遙かに小さな値に選定
しておく（Ｒ₂ ＜Ｒ₁ ）。バイパス用トランジスタ３Ａ
もスイッチングさせるから、その蓄積時間Ｔｃを小にす
るため、相補型トランジスタ組合せ部２Ａを付設してい
る。

【００４５】図１の実施例では、出力端子６より高電圧
側の電圧Ｖ₁ を出力する場合、図示しない浮遊容量等と
の容量と出力抵抗Ｒ₁ とによる時定数の影響により、出
力に遅れが生じるが、この実施例では、バイパス用トラ
ンジスタ３Ａをオンすることにより、時定数を構成する
抵抗値を小さくしている。即ち、バイパス用トランジス
タ３Ａがオンされた時には、出力端子６と出力電源端子
４間に存在する抵抗値は、出力抵抗Ｒ₁ と抵抗Ｒ₂ との
並列合成抵抗となるが（バイパス用トランジスタ３Ａ等
の内部抵抗は無視する）、これは出力抵抗Ｒ₁ より小と
なる。よって時定数も小となり、電圧Ｖ₁ が現れるのも
速くなる。即ち、スイッチングが速やかに行われる。

【００４６】タイミング回路８は、バイパス用トランジ
スタ３Ａと出力トランジスタ３Ｂとが同時にオンとなる
ことがないよう、入力信号（スイッチング信号）のタイ
ミングを調整するために設けられている。もし、同時に
オンとなれば、出力電源端子４→バイパス用トランジス
タ３Ａ→抵抗Ｒ₂ →出力トランジスタ３Ｂ→グランドと
いう経路で電流が流れることになるが、この経路は大き
な抵抗値である出力抵抗Ｒ₁ を通らないので電流は大と
なり、トランジスタを焼損してしまうことになる。

【００４７】そのため、例えば、入力端子１に出力トラ
ンジスタ３Ｂをオンするスイッチング信号が印加された
時には、高電圧側スイッチングブロックＡには、バイパ
ス用トランジスタ３Ａをオフにする信号が、タイミング
回路８，絶縁分離手段９を経て送られるようにされてい
る。なお、絶縁分離手段９は、高電圧側スイッチングブ
ロックＡと低電圧側スイッチングブロックＢとの入力部
間を、電気的には絶縁分離しつつ信号は伝達するための
ものであり、例えば、光信号結合手段が用いられる。

【００４８】入力端子１より出力トランジスタ３Ｂをオ
ンする信号が入力されると、出力トランジスタ３Ｂはオ
ンされ、バイパス用トランジスタ３Ａはタイミング回路
８を経て伝えられる信号によりオフされる。その結果、
出力端子６には、出力トランジスタ３Ｂを経て、グラン
ド電位が出力される。

【００４９】逆に、入力端子１より出力トランジスタ３
Ｂをオフする信号が入力されると、出力トランジスタ３
Ｂはオフされ、バイパス用トランジスタ３Ａはタイミン
グ回路８を経て伝えられる信号によりオンされる。その
結果、出力端子６には、主としてバイパス用トランジス
タ３Ａ，抵抗Ｒ₂ を経て、電圧Ｖ₁ が出力される。

【００５０】なお、バイパス用トランジスタ３Ａがオン
されて出力端子６が電圧Ｖ₁ に立ち上がった後、出力ト
ランジスタ３Ｂがオフを保った状態で仮にバイパス用ト
ランジスタ３Ａがオフになっても、出力端子６は出力抵
抗Ｒ₁ を経て出力電源端子４と接続されているので、出
力端子６には依然として電圧Ｖ₁ が維持される。

【００５１】ところで、バイアス電源端子５−１Ａの電
圧Ｖ₂ の大きさは、電圧Ｖ₁ に対してＴＴＬレベル程度
（例、５Ｖ）だけ低い値に選定する。また、バイアス電
源端子５−１Ｂの電圧Ｖ₃ は、グランド電位に対してＴ
ＴＬレベル程度（例、５Ｖ）だけ高い値に選定する。こ
の実施例における電圧Ｖ₁ 〜Ｖ₃ の１例を示すと、次の
通りである。電圧Ｖ₁ ＝４００Ｖ，電圧Ｖ₂ ＝３９５
Ｖ，電圧Ｖ₃ ＝５Ｖ。

【００５２】（第７の実施例）図７は、第７の実施例を
示す図である。符号は、図６のものに対応し、１０は絶
縁分離手段、５−２Ｂは低電位側端子である。第６の実
施例と異なる主な点は、出力端子６に取り出す低電圧側
の電位を、グランド電位ではない任意の電位に出来るよ
うにした点である。

【００５３】そのため、低電圧側スイッチングブロック
Ｂの低電位側端子５−２Ｂは、グランドに接続する代わ
りに、任意の電圧Ｖ₄ に接続するようにされている。こ
れに伴い、入力端子１に印加される入力との絶縁分離の
必要が生じるので、やはり光信号結合手段等から成る絶
縁分離手段１０を設ける。この実施例における電圧Ｖ₁
〜Ｖ₄ の１例を示すと、次の通りである。電圧Ｖ₁ ＝−
４００Ｖ，電圧Ｖ₂ ＝−４０５Ｖ，電圧Ｖ₃ ＝−７９５
Ｖ，電圧Ｖ₄ ＝−８００Ｖ。

【００５４】

【発明の効果】以上述べた如く、本発明の静電記録装置
の駆動回路によれば、スイッチング信号が相補型トラン
ジスタ組合せ部を経てエミッタへ入力され、ベースがバ
イアス部により固定電位にされ、コレクタより出力を取
り出すようにした出力トランジスタを具えたものにする
ことにより、少数キャリヤ蓄積効果に起因する蓄積時間
を短縮して、高速にスイッチングされる駆動電圧を出力
することが出来るようになる。

【００５５】更に、バイパス用トランジスタを含むバイ
パス経路を、前記出力トランジスタの出力抵抗と並列に
設けた場合には、時定数が改善され、高電圧側の電圧を
出力する際の立ち上がりを、より一層速やかにすること
が出来る。

【００５６】静電記録装置の駆動回路が、高速にスイッ
チングする電圧を出力するものとなる結果、高速印字が
可能となると共に、印字濃度の低下やドット欠陥が生じ
なくなる。更には、静電記録装置がマトリックス駆動の
静電潜像形成装置を使用している場合でも、次のドット
を印字する時間になっているのに、前のドットを印字す
るパルスがまだ存在しているというようなことが無くな
るので、ゴースト等の画像ノイズが生じなくなる。

【図面の簡単な説明】

【図１】 本発明の第１の実施例にかかわる静電記録装
置の駆動回路

【図２】 本発明の第２の実施例にかかわる静電記録装
置の駆動回路

【図３】 本発明の第３の実施例にかかわる静電記録装
置の駆動回路

【図４】 本発明の第４の実施例にかかわる静電記録装
置の駆動回路

【図５】 本発明の第５の実施例にかかわる静電記録装
置の駆動回路

【図６】 本発明の第６の実施例にかかわる静電記録装
置の駆動回路

【図７】 本発明の第７の実施例にかかわる静電記録装
置の駆動回路

【図８】 静電記録装置の第１の例

【図９】 図８の静電記録装置における静電潜像形成装
置の詳細図

【図１０】従来の静電記録装置の駆動回路

【図１１】静電記録装置の第２の例

【図１２】静電潜像形成用ヘッドの詳細図

【図１３】静電記録装置の駆動回路の入力波形図および
出力波形図

【図１４】印字濃度の低下を説明する図

【符号の説明】

１…入力端子、２，２Ａ，２Ｂ…相補型トランジスタ組
合せ部、２−１，２−２…トランジスタ、２−３，２−
４…コンデンサ、２−５，２−６…バッファ、３，３Ａ
…バイパス用トランジスタ、３Ｂ…出力トランジスタ、
４…出力電源端子、５，５Ａ，５Ｂ…バイアス部、５−
１，５−１Ａ，５−１Ｂ…バイアス電源端子、５−２Ｂ
…低電位側端子、６…出力端子、７…バッファ、８…タ
イミング回路、９，１０…絶縁分離手段、１１…静電潜
像形成装置、１２…現像装置、１３…用紙、１４…用紙
送りローラ、１５…圧力ローラ、１６…クリーニング装
置、１７…除電装置、１８…静電潜像担持ドラム、１９
…第１の駆動電極、２０…絶縁基板、２１…第１の絶縁
層、２２…第２の駆動電極、２３…第２の絶縁層、２４
…スクリーン電極、２４−１…開口部、２５…イオン、
２６…イオン発生用駆動回路、２７…直流電源、２８…
イオン導出用駆動回路、３０…用紙ロール、３１…静電
記録紙、３２…静電潜像形成用ヘッド、３２−１…記録
電極、３２−２…制御電極、３３…対向ローラー、３４
…現像装置、３５…定着装置、４０…入力波形、４１…
出力波形、Ａ…高電圧側スイッチングブロック、Ｂ…低
電圧側スイッチングブロック、Ｔａ…立上り時間、Ｔｃ
…蓄積時間、Ｔｄ…立下り時間、Ｔ_F …出力電圧印加時
間

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Claims (5)

【特許請求の範囲】
1. 【請求項１】 スイッチング信号が相補型トランジスタ
   組合せ部を経てエミッタへ入力され、ベースがバイアス
   部により固定電位にされ、コレクタより出力を取り出す
   ようにした出力トランジスタを具えたことを特徴とする
   静電記録装置の駆動回路。
2. 【請求項２】相補型トランジスタ組合せ部を構成する２
   つのトランジスタのベースに、スピードアップ用コンデ
   ンサを接続したことを特徴とする請求項１記載の静電記
   録装置の駆動回路。
3. 【請求項３】相補型トランジスタ組合せ部を構成する２
   つのトランジスタに、ＭＯＳトランジスタを使用したこ
   とを特徴とする請求項１記載の静電記録装置の駆動回
   路。
4. 【請求項４】 第１のスイッチング信号が第１の相補型
   トランジスタ組合せ部（２Ｂ）を経てエミッタへ入力さ
   れ、ベースが第１のバイアス部（５Ｂ）により固定電位
   にされ、コレクタより出力を取り出すようにした出力ト
   ランジスタ（３Ｂ）を具えると共に、ベースが第２のバ
   イアス部（５Ａ）により固定電位にされ、第２のスイッ
   チング信号が第２の相補型トランジスタ組合せ部（２
   Ａ）を経てエミッタへ入力され、前記出力トランジスタ
   （３Ｂ）とはオンオフ状態を逆にされるバイパス用トラ
   ンジスタ（３Ａ）を含むバイパス経路を、前記出力トラ
   ンジスタ（３Ｂ）の出力抵抗（Ｒ₁ ）と並列に設けたこ
   とを特徴とする静電記録装置の駆動回路。
5. 【請求項５】第１のスイッチング信号を、バイパス用ト
   ランジスタのオンオフ状態が出力トランジスタのオンオ
   フ状態とは逆になるように調整するためのタイミング回
   路および絶縁分離手段を経させることにより、第２のス
   イッチング信号を得ることを特徴とする請求項４記載の
   静電記録装置の駆動回路。