JPH05507576A - 低スタンバイ電流中間直流電圧発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ス　ンバイ　゛ 艮五盆！ 本発明は、直流電圧発生器の分野に関するものであり、とりわけ、集積回路に用 いられる低スタンバイ電流中間直流電圧レベルを発生する直流電圧発生器に関す るものである。

１１挟■ 集積回路の用途には、小電力動作を必要とするものがいくつかある。例えば、Ｃ ＭＯＳベースの（相補型金属酸化膜半導体）集積回路は、一般に小電力回路であ る。さらに、可搬式コンビュータまたはパフテリ式装置のように、電力消費を最 小限に抑えることが望ましい場合がよくある。

集積回路の動作には、信号と基準電圧のような基準レベルとの比較が必要になる 場合がよ（ある。記憶セルの最適な、信頼に足る動作を確保するため、オン・チ ップ直流電圧発生器を利用して、ＤＲＡＭメモリ・アレイのコンデンサ・プレー トにバイアスをかける場合がよくある。これらの基準電圧は、一般に、直流電圧 発生器によって発生する。図１には、直流電圧発生器の一例が示されている。

図１の先行技術による電圧発生器は、２つの相補対をなすソース結合トランジス タから構成される。第１の対をなすトランジスタは、１対のバイアス回路からド レーン及びゲート電流を受け取って、供給電圧を所望の基準電圧に変換する。

第２の相補対をなすトランジスタは、ゲートが第１の対をなすトランジスタのト レー７に結合されている。この第２の対をなすトランジスタは、ドライバ・トラ ンジスタの働きをし、ソースに結合された接合から出力を供給する。

図１を参照すると、直流発生器は、第１の相補対をなすトランジスタＮ１及びＰ Ｉ、第２の相補対をなすトランジスタＮ２及びＰ２、及び、バイアス回路１１及 びＩ５から構成される。ｖＣＣ供給電圧１０が、バイアス回路１１に加えられる 。バイアス回路１１は、トランジスタＮｌのドレーンであるノード１２から出力 を送り出す。ノード１２は、トランジスタＮ１のゲートにも結合されている。

トランジスタＮ１のソースは、／−ド１３においてトランジスタＰ１のソースに 結合されている。ノード１３は、トランジスタＰ１の本体にも結合されている。

トランジスタＰＩのゲートは、ノード１４においてトランジスタＰＩのドレーン に結合されている。ノード１４は、バイアス回路１５に結合されている。バイア ス回路１５は、アースにも結合されている。バイアス回路１１及びバイアス回路 １５は、それぞれ、ノード１２及び１４からバイアス電流を供給するのに適した 任意のバイアス回路とすることができる。ノード１３における電圧ＶＩＩＥＦは 、この回路の所望の基準電圧である。

ＶＣＣ供給電圧ｌＯは、トランジスタＮ２のドレーンにも結合されている。トラ ンジスタＮ２のゲートは、ノード１２に結合されており、トランジスタＮ２のソ ースは、ノード１６に結合されている。ノード１６は、トランジスタＰ２のソー スに結合されている。トランジスタＰ２０ドレーンは、アースに結合され、トラ ンジスタＰ２のゲートは、ノード１４に結合されている。トランジスタＮ２及び Ｐ２は、駆動トランジスタであり、ノード１６から出力電圧Ｖ　０ＬＩＴを送り 出す。

ＶＯＬｒＴは、はぼｖＲεＦに等しい。

ノード１２における電圧は、　Ｖ　ＲＥＦ＋　ＶＴＮＩによって示される。ノー ド１４における電圧は、ＶＲＥＦ−ｌｖＴｐｔｌ（トランジスタＰｉのターン・ オン電圧）によりって示される。これらの電圧は、それぞれ、トランジスタＮ２ 及びＰ２のゲートに加えられる。トランジスタＮ２及びＰ２のゲート電源電圧は 、下記によって示される。

Ｖｃｓ＋ｓ２＋−（ＶＲａｒ＋Ｖ丁Ｎｔ）　−ＶＯＬＪＴＶｃａ＋ｐ２＋　−（ ＶＲＥＦ−Ｉ　ＶＴＰＩ　ｌ　）　−ＶＯＵＴ従って、ノード１６における出力 電圧ＶｏｕＴは、ｖＯｌ、Ｊ−ｒＮとＶｏυＴＰの間にクランプされるが、これ については、下記のように示される。

ＶｏＵ１＝ＶＲＰ：ｒ＋Ｖ丁Ｎｌ−ＶｒＮ２＝Ｖｐｇｐ−（ＶＴＮ２　ＶＴＮＩ ）Ｖｏｕｔｐ＝ｖＲａＦ−ｌ　ＶＴＰＩＩ　＋　ｌ　Ｖ丁Ｐ２１　＝Ｖ＊ｅｖ＋ 　（ｌ　ＶＴＰ？、ｌ　−Ｉ　Ｖｒｐｌ　ｌ）ここで、ＶＴＮ２及びＶＴＰ２は 、トランジスタＮ２及びＰ２のターン・オン電圧である。

先行技術による電圧発生器の欠点は、プロセス余裕度の広い、安定した低スタン バイ電流能力を備えた中間基準電圧を提供することができない点にある。これは 、部分的には、トランジスタＮＺ、Ｎ２、ＰＩ、及びＰ２の間における関係によ るものである。トランジスタＮ２のターン・オン電圧ＶＴＮ２は、一般に、トラ ンジスタＮｌのターン・オン電圧Ｖ　ＴＮ　ｌ以下である。トランジスタＰ２の ターン・オン電圧ＶＴＰ２は、一般に、トランジスタＰ１のターン・オン電圧Ｖ ＴＰＩ以下である。

従って、図５に示すように、スタンバイ・モードで機能している間ドライバ・ト ランジスタＮ２及びＰ２の両方が同時にオンになり、数百マイクロ・アンペアの １１′ｆｔが流れることがある。図５には出力電圧対供給電圧のグラフが示され ている。

回路の動作範囲には、Ｎ２とＰ２の両方がオンになり、電流が流れる領域５０が ある。これは、低スタンバイ電流動作には有効ではない。

トランジスタＮ１及びＮ２のターン・オン電圧の関係は、チャネル長及びチャネ ル幅によって影響される。トランジスタＮ１は、関連する幅ＷＮＩとチャネル長 ＬＮＩを備えている。トランジスタＰ１は、幅ＷＰＩ及び長さＩ−Ｐ　１を備え ている。トランジスタＮ２は、幅ＷＮ２及び長さＬＮ２を備え、トランジスタＰ ２は、幅ＷＰ２及び長さＬＰ２を備えている。

Ｎｌ及びＮ２のチャネル長はほぼ等しい。すなわち、ＬＮＩは、ＬＮ２にほぼ等 しい。さらに、トランジスタＰｉ及びＰ２のチャネル長がほぼ等しいので、ＬＰ ｌはＬＰ２にほぼ等しい。

固定トランジスタ幅を有するトランジスタの場合、しきい電圧は、チャネル長が 短くなるにつれて低下する。これは、「短チヤネル効果」として知られており、 図３に示されている。図３は、しきい電圧ＶＴ（ボルト表示）対トランジスタ・ チャネル長（ミクロン表示）の絶対値のグラフである。トランジスタ幅が６〜１ ０ミクロンで、チャネル長が約０．６ミクロンのトランジスタの場合、しきい電 圧ｌｃ約０．６ボルトの値になる。チャネル長が約１ミクロンのトランジスタの 場合、しきい電圧は、約０．フボルトになる。しきい電圧は、チャネル長ととも に上昇し、約３．０ミクロンで横ばいになる。図３における横ばいポイントは用 いられるプロセス・テクノロジによって決まる。

しきい電圧ＶＴは、トランジスタの幅によっても決まる。固定チャネル長のトラ ンジスタの場合、しきい電圧はトランジスタ幅の減少につれて低下する。しきい 電圧に対するトランジスタ幅の効果は、「狭幅効果ｊとして知られており、図４ に示されている。しきい電圧は、４つの狭いトランジスタ幅でトランジスタ幡に 反比例する。例えば、チャネル長が１．２ミクロンで、幅が約２ミクロノのトラ ンジスタのしきい電圧は、約１．３ボルトである。幅が約４ミクロンのトランジ スタのしきい電圧は、約０．９５ボルトである。し合い電圧は、トランジスタの 幅が増すにつれて低下し、トランジスタ幅が約８〜１０ミクｇンに広がると、横 ばいになる。図４における横ばいポイントは、用いられるプロセス・テクノロジ によって決まる。

本ｌ更二！Ｌ 本発明は、低スタンバイ電流をもたらす、中間直流電圧発生器に関するものであ る。本発明は、基準電圧レベルを発生するＣＭＯＳベースの集積回路である。

本発明は、このタスクを達成し、同時に、電力消費を最小限に抑えることによっ て、可搬式コンピュータまたは他のバフテリ式装置に適用できる。

本発明では、先行技術による箪２段のトランジスタを、チャネル長が初段のトラ ンジスタのチャネル長より長いトランジスタに置き換える。これによって、第２ 段のトランジスタのターン・オン電圧が上昇する。さらに、箪２段のトランジス タのチャネル幅は初段のトランジスタのチャネル幅より狭いので、ターン・オン 電圧がさらに上昇する。こうして、図６に示すように、本発明の構成によれば、 回路の動作中Ｎ２またはＰｌが通常はオフのため、箪２段のトランジスタによっ て流れるスイッチング及びスタンバイ電流が減少する。領域６０では、ＰｌとＮ ２は、回路の動作中両方ともオフになる。したがつてスタンバイ・モードの間は 、バイアス回路が電流を流す唯一の回路である。本発明のバイアス電流は、５〜 ｌＯマイクロ・アンペアの範囲内に指定されている。

本発明は、各トランジスタのソースに結合されたバイアス回路を備える箪ｌの対 をなす相補形ＭＯ３）ランジスタを有する。前記第ｌの対をなすＰＭＯＳトラン ジスタのソースは、互いに並列に結合された複数のＰＭＯ９）ランジスタのゲー トにも結合されている。前記第１の対をなすＮＭＯＳトランジスタのソースが、 互いに並列に結合された複数のＮＭＯＳトランジスタのゲートにも結合されてい る。両方の組をなす複数のトランジスタの結合されたドレーンは、互いに結合さ れているが、これは、出力電圧が取り出される場所である。

本発明は、第２の対をなすＣＭＯＳ）ランジスタを、互いに結合された複数のＣ ＭＯＳベースの並列トランジスタに置き換えることによって、狭幅効果を利用し 、先行技術の直流発生器を改良するものである。小電力直流電圧発生器を適正に 動作させるには、第２の対をなすＮＭＯＳトランジスタとＰＭＯＳトランジスタ を同時にオンにする必要があり、従って、第２の対をなすＮＭＯＳトランジスタ とＰＭＯ］ｈＭＯＳトランジスタ電圧は、第１の対をなすＮＭＯＳトランジスタ とＰＭＯ３）ランジスタのしきい電圧より高くなければならない。元のＮＭＯＳ トランジスタとＰＭＯ３）ランジスタを分割して、複数の並列をなすＮＭＯＳト ランジスタとＰＭＯ８）ランジスタにすることによって、連続したＮＭＯＳトラ ンジスタとＰＭＯＳトランジスタはしきい電圧を直接上昇させる狭い幅を有して いる。

本発明は、第２の対をなすチャネルの長さが、確実に、第１の対をなすＮＭＯＳ トランジスタとＰＭＯＳトランジスタからのチャネルの長さを超えるようにする ことによって、短チヤネル効果も利用している。この結果、チャネルが長くなる ことによって、第２の対をなすＮＭＯ！ＭＯＳトランジスタＯ５）ランジスタの しきい電圧が、第１の対をなすＮＭＯＳ）ランジスタとＰＭＯ３）ランジスタの しきい電圧に比べて高くなる。

区ｉ盈ｉ艶笠区更 図１は、先行技術による直流電圧発生器を表した回路図である。

図２は、本発明の望ましい実施例の回路図である。

図３は、ＭＯＳ）ランジスタのしきい電圧とチャネル長の関係を示すものである 。

図４は、ＭＯＳトランジスタのしきい電圧とトランジスタの幅の関係を示すもの である。

図５は、先行技術による直流電圧発生器のＮ２及びＰｌのターン・オン条件を示 す図である。

図６は、本発明の箪２の対をなすＮＭＯＳトランジスタとＰＭＯＳＩ−ランジス タのターン・オン条件を示す図である。

日を　るための　の七。

主として集積回路に用いられる低スタンバイ電流及び中間直流電圧レベルを発生 する直流電圧発生器について述べることにする。下記の説明において、しきい電 圧レベル、トランジスタ・チャネル幅、及びチャネル長さの明細といった多くの 特定の細部について、詳細に述べることによって、本発明の説明をより完全なも のにする。ただし、当該技術の熟練者には明らかなように、本発明は、こうした 特定の詳述がなくても、実施可能である。他の実施例の場合、本発明が曖昧にな らないように、周知の特徴についての説明は行わない。

本発明の望ましい実施例は、ＭＯＳ）ランジスタに固有の特性に関する新規の利 用に依存するものである。直流電圧発生器における低スタンバイ電流を維持する ため、短チヤネル効果及び狭幅効果が利用される。これらの特性によりて、本発 明は、ＤＲＡＭ直流電圧発生器に関連したスタンバイ電流を減少させ、同時に、 直流電圧発生器によって得られる長所を維持することが可能になる。これらの長 所には、動作電流が少なく、より高速で、セルの信頼性が高（、ビット線の検知 機構が優れているといった点がある。

本発明は、短チヤネル効果及び狭幅効果を利用して、トランジスタＮ２及びＰｌ のしきい電圧がトランジスタＮ１及びＰｌのしきい電圧より高くなることを保証 する。これによって、電圧発生器の通常の動作時に、トランジスタＮ２とＰｌが 同時にオンになるのが阻止される。トランジスタＮ２がオフの場合、ＶＯＵＴは 、Ｖ　ＲＩ：Ｆにほぼ等しくなる。さらに、バイアス回路における５〜１０マイ クロ・アンペアの範囲の動作電流を減少させることによって、極めて低いスタン ノイイ電流レベルを達成することができる。本発明の箪２段のトランジスタは、 チャネル長が初段のトランジスタのチャネル長より長い。結果として、図３のし きい電圧とチャネル長の関係に示されるように、第２段のトランジスタは、しき い電圧が初段のトランジスタのしきい電圧より高い。さらに、本発明の第２段の トランジスタは、チャネル幅が、初段のトランジスタに比べて狭い。図４のしき い電圧対トランジスタ幅のグラフに示すように、この結果、しきい電圧が初段の トランジスタに比べて高くなる。

本発明の望ましい実施例では、先行技術による第２段のＣＭＯＳトランジスタ対 のＮＭＯＳトランジスタは、互いに並列に結合され、そのＷ／Ｌの和が元のＮＭ ＯＳトランジスタのトランジスタＷ／Ｌに等しくなる複数組のＮＭＯＳトランジ スタに置き換尤る。また、先行技術による第２段のＣＭＯＳ）ランジスタ対のＰ ＭＯＳトランジスタを、互いに並列に結合され、そのＷ／Ｌの和が先行技術によ るＰＭＯＳトランジスタのトランジスタＷ／Ｌに等しくなる複数組のＰＭＯＳト ランジスタに置き換える。この設計は、第２段のしきい電圧がＣＭＯ８初段のし きい電圧より高（なり、なおかつ、先行技術における直流電圧発生器の電流駆動 能力が同じに保たれることを保証するために実施される。この結果、さらに、直 流電圧発生器の最適な動作が確保される。

図２には、本発明の望ましい実施例が示されている。本発明の直流電圧発生器は 、第１の相補対をなすトランジスタＮｌ及びＰｌ、第２段の相補形トランジスタ ・ブロック１７及び１８から構成され、ブロック１７は、並列をなす複数のＰＭ ＯＳトランジスタであるブロック１８に、ソースが結合された並列な複数のＮＭ ＯＳトランジスタである。ＮＭＯ８）ランジスタＮ１のドレーンは、ノード１２ でバイアス回路１１に結合されているだけでなく、それ目体のゲート端子にも結 合されている。ノード１２は、ブロック１７において並列に結合されたＮＭＯＳ トランジスタのゲート端子にも結合されている。Ｉイイアス回路１１は、電源ｌ Ｏに結合されている。ＮＭＯＳ　トランジスタＮ１のソースは、ノード１３にお いてＰＭＯＳトランジスタＰＩのソースに結合されており、ここから基準電圧ｖ ＋ｔｉ２が取り出される。トランジスタＰ１のしきい電圧を低下させる本体効果 を最小限に抑えるため、ノード１３には、トランジスタＰ１本体の端子も結合さ れてｔする。

ノード１４にトランジスタＰ１のゲート及びドレーンとフイイアス回路１５が、 互いに結合されている。ノード１４は、ブロック１８内のＰＭＯＳトランジスタ のゲートにも結合される。バイアス回路１５はアースに結合される。ブロック１ ８内のトランジスタのドレーンはアースに結合される。ブロック１８内のトラン ジスタのソースは、ノード１６において、ブロック１７内のトランジスタのソー スに結合される。出力電圧ＶＯｔＪＴがノード１６から取り出される。ブロック １７内のトランジスタのドレーンは、電源ＶｃｃｌＯに結合されるＯ本発明では 、スタンバイ電流を減少させるため、ＶＯＩＪＴが、プロ１り１７におｔｌて、 Ｖｕｔｒまで引き上げられると、ブロック１７及び１８がオフになり、スタンバ イ電流が最小限に抑えられる。本発明では、トランジスタＮ１及びＰｌのしきい 電圧がブロック１７及び１８におけるトランジスタのしきい電圧より低（なるこ 慮に入れると分かるように、短チャネルによる低下はＶ丁になる。

狭幅効果は、ゲートて誘導される空間電荷の一部が、フリンジ電界で失われて、 空乏電荷が増し、これによって、さらに、し合い電圧が上昇するので、しきい電 終えるものとする。

ＦＩＧ、３ 要約 基準電圧レベルを発生する中間直流電圧発生器は、ＣＭＯ５積分回路を有し、携 帯型コンビ二一夕その他の電池で動作する機器のために電力消耗を最小とするよ うに低スタンドバイ電流とされている。本発明は従来の第２段のトランジスタ（ １７，１８）を第１段のトランジスタ（Ｎｌ、ＰＩ）のチャネル長より長くする 。この結果第２段のトランジスタのターンオン電圧が高くなる。さらに、第２段 のトランジスタのチャネル幅を第１段のトランジスタのチャネル幅より狭くして ターンオン電圧をさらに高める。このようにして、１４２段のトランジスタがオ フとなり、この第２段でのドライバトランジスタによるスイッチング電流および スタンドバイ電流を減少させ、かつ中間レベル基準電圧が供給される。

国際調査報告

Claims (1)

1. 【特許請求の範囲】 １．第２の導電性タイプの第２のトランジスタと直列に結合された、第１の導電 性タイプの第１のトランジスタからなる第１のＣＭＯＳトランジスタ段と、前記 第１のトランジスタに結合された第１のバイアス手段と、前記第２のトランジス タに結合された第２のバイアス手段と、前記第２の導電性タイプのトランジスタ が並列に結合された第２のトランジスタ組に直列合された、前記第１の導電タイ プのトランジスタが並列に結合された第１のトランジスタ組からなる第２のＣＭ ＯＳトランジスタ段とを有する低スタンバイ電流を発生するための直流電圧発生 回路。 ２．前記第１の導電性タイプが、Ｎタイプであることを特徴とする請求の範囲１ に記載の直流電圧発生回路。 ３．前記第２のＣＭＯＳトランジスタ段における前記第１のトランジスタ列のチ ャネル長が、前記第１のトランジスタのチャネル長より長いことを特徴とする請 求の範囲２に記載の直流電圧発生回路。 ４．前記第２のＣＭＯＳトランジスタ段における前記第１のトランジスタ列のチ ャネル幅が、前記第１のトランジスタのチャネル幅より狭いことを特徴とする請 求の範囲３に記載の直流電圧発生回路。 ５．前記第１のトランジスタ列のしきい電圧が、前記第１のトランジスタのしき い電圧より高い請求の範囲４に記載の直流電圧発生回路。 ６．前記回路の通常の動作で、前記第１及び第２のＣＭＯＳトランジスタ段にお ける出力電圧がほぼ同じであり、前記第１と第２のトランジスタ列がオフである 請求の範囲５に記載の直流電圧発生回路。 ７、供給電圧に結合された第１のバイアス手段と、第１のノードにおいて前妃第 １のバイアス手段に結合され、チャネル長Ｌ１及びチャネル幅Ｗ１を備えた第１ の導電性タイプの第１のトランジスタ手段と、前記第１のトランジスタ手段に結 合され、チャネル長Ｌ２及びチャネル幅Ｗ２を備えた第２の導電性タイプの第２ のトランジスタ手段と、第２のノードにおいて前記第２のトランジスタ手段に結 合された第２のバイアス手段と、 前記第１のノード及び前記供給電圧に結合され、チャネル長Ｌ３及びチャネル幅 Ｗ３を備えた第１の導電性タイプの第３のトランジスタ手段と、前記第２のノー ドに結合されるとともに、第３のノードにおいて前記第３のトランジスタ手段に 結合され、チャネル長Ｌ４及びチャネル幅Ｗ４を備えた第２の導電性タイプの第 ４のトランジスタ手段とから構成され、前記第３のノードから出力電圧を生じ、 前記第３と第４のトランジスタ手段のしきい電圧が、前記第１と第２のトランジ スタのしきい電圧より低い出力電圧発生回路。 ８．Ｌ３がし１より長い請求の範囲７に記載の出力電圧発生回路。 ９．Ｌ４がし２より長い請求の範囲７に記載の出力電圧発生回路。 １０．Ｗ３がＷ１より広い請求の範囲７に記載の出力電圧発生回路。 １１．Ｗ４がＷ２より広い請求の範囲７に記載の出力電圧発生回路。 １２．前記第１の導電性タイプがＮタイプである請求の範囲７に記載の出力電圧 発生回路。 １３．前記第３のトランジスタ手段が並列に結合された複数のＮタイプトランジ スタから成る請求の範囲７に記載の出力電圧発生回路。 １４．前記第４のトランジスタ手段が並列に結合された複数のＰタイプトランジ スタから成る請求の範囲７に記載の出力電圧発生回路。 １５．前記第１のトランジスタ手段が、ドレーンとゲートが前記第１のノードに 結合されたＮタイプのトランジスタからなる請求の範囲７に記載の出力電圧発生 回路。 １６．前記第２のトランジスタ手段が、ドレーンとゲートが前記第２のノードに 結合され、ソースが前記第１のトランジスタ手段のソースに結合されたＰタイプ のトランジスタからなる請求の範囲７に記載の出力電圧発生回路。 １７．供給電圧に結合された第１のバイアス手段と、第１のノードにおいて前記 第１のバイアス手段に結合され、チャネル長し１及びチャネル幅Ｗ１を備えた第 １の導電性タイプの第１のトランジスタ手段と、前記第１のトランジスタ手段に 結合され、チャネル長Ｌ２及びチャネル幅Ｗ２を備えた第２の導電性タイプの第 ２のトランジスタ手段と、第２のノードにおいて前記第２のトランジスタ手段に 結合された第２のバイアス手段と、 前記第１のノード及び前記供給電圧に結合され、チャネル長し３及びチャネル幅 Ｗ３を備え、Ｌ３がし１より長く、Ｗ３がＷ１より狭くなっている第１の導電性 タイプの第３のトランジスタ手段と、前記第２のノードに結合されるとともに第 ３のノードにおいて前記第３のトランジスタ手段に結合され、チャネル長Ｌ４及 びチャネル幅Ｗ４を備え、Ｌ４かＬ２より長く、Ｗ４がＷ２より狭くなっている 第２の導電性タイプの第４のトランジスタ手段とから構成され、 前記第３のノードから出力電圧を生じ、前記第３と第４のトランジスタ手段のし きい電圧が、前記第１と第２のトランジスタのしきい電圧より低い出力電圧発生 回路。 １８．前記第１の導電性タイプがＮタイプである請求の範囲１７に記載の出力電 圧発生回路。 １９．前記第３のトランジスタ手段が並列に結合された複数のＮタイプトランジ スタから成る請求の範囲１７に記載の出力電圧発生回路。 ２０．前記第４のトランジスタ手段が並列に結合された複数のＰタイプトランジ スタからなる請求の範囲１７に記載の出力電圧発生回路。 ２１．前記第１のトランジスタ手段がドレーンとゲートが前記第１のノードに結 合されたＮタイプのトランジスタからなる請求の範囲１７に記載の出力電圧発生 回路。 ２２．前記第２のトランジスタ手段が、ドレーンとゲートが前記第２のノードに 結合され、ソースが前記第１のトランジスタ手段のソースに結合されたＰタイプ のトランジスタからなる請求の範囲１７に記載の出力電圧発生回路。