JPH0551937B2 - - Google Patents

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は、データ処理システムの論理キヤツシ
ユメモリに係り、特に多数の演算処理装置が１つ
の主記憶装置を共有するマルチプロセツサシステ
ムに好適な論理キヤツシユメモリに関する。 〔従来の技術〕 最近の計算機システムでは、多数のユーザが、
１つの計算機を共用し、かつ１ユーザにおいても
多数のプロセスを同時実行させる形態が一般化し
ている。この様な形態に応じて、１つの演算ユニ
ツトが、多数のプロセスを時分割に実行するシス
テムに代わつて、多数の演算ユニツトが、１つの
主記憶を共有し、各プロセス毎に演算ユニツトが
割当てられるマルチプロセツサシステムが計算機
システムの主流となりつつある。 この構成に基づくマルチプロセツサシステムで
は、各演算ユニツトが共通のバスを用いてメモリ
アクセスを行なうため、何らかの対策がないとバ
スの競合が発生し、各演算ユニツトが十分な性能
を発揮できないという問題がある。この問題点
は、各演算ユニツト毎にローカルなキヤツシユメ
モリを設ける事によつて解決されている。キヤツ
シユメモリは小容量のメモリであり、主メモリの
内容の一部を保持していて、そのアクセス時間は
一般に主メモリの５〜10分の１程度である。演算
ユニツトが要求するデータがキヤツシユメモリ内
に存在すれば（これをキヤツシユヒツトという）、
短時間でメモリアクセスが終了し、この場合は共
有メモリへのアクセスは行われない。又、キヤツ
シユメモリ内に要求するデータが存在しない場合
（これをキヤツシユミスヒツトという）、共有メモ
リからローカルなキヤツシユメモリに、一定サイ
ズのブロツクデータが転送され、要求元の演算ユ
ニツトにデータが供給される。このようなキヤツ
シユメモリを設けると、一般にメモリアクセスの
局所性から、小容量のキヤツシユメモリでもかな
り高いキヤツシユヒツト率が得られ、従つてほと
んどのメモリアクセスが演算ユニツトとキヤツシ
ユメモリとの間で終了し、共有バスへのアクセス
を大幅に削減する事が可能となる。即ち、多数の
プロセツサを共有バスに接続した場合でも、バス
が競合する頻度が小さく、プロセツサの台数効果
を十分生かすことが可能となる。 又、マルチプロセツサシステムにおいて、多重
仮想記憶方式を実現することも重要な課題であ
る。多重仮想記憶方式は、特開昭60−79446号に
示されているように、各プロセス毎に０番地から
始まる論理アドレス空間を割当てる方式である。
論理アドレス空間には、主メモリ上の物理的な位
置を示す物理アドレス空間よりも、大きなサイズ
が割当てられる。このため、各プロセスの論理ア
ドレス空間は、主メモリ上と２次記憶上に割当て
られ、必要なデータのみが主メモリ上に置かれ
る。要求するデータが主メモリ上に存在しない場
合、主メモリ上のデータの一部が２次記憶上に掃
き出され（以下、スワツプアウトと称す）、必要
なデータが２次記憶から主メモリ上にロードされ
る（以下スワツプインと称す）。この機構により、
各プロセスは主メモリと２次記憶を一つのアドレ
ス空間としてアクセス可能となる。これを実現す
るために、論理アドレス空間と物理アドレス空間
は、ページと呼ばれる一定サイズのブロツクデー
タとして管理され、主メモリと２次記憶間のスワ
ツプイン、スワツプアウトは、このページ単位で
行なわれる。論理アドレスページと、物理アドレ
スページの対応付けは、ページテーブルにより管
理される。演算ユニツトがメモリアクセスを行な
う場合、その論理アドレスによつてページテーブ
ルが検索され、物理アドレスに変換される。多重
仮想記憶では、このページテーブルが各プロセス
毎に設けられ、プロセススイツチの場合は、参照
されるページテーブルもスイツチされる。これに
より、各プロセス毎に０番地からの論理アドレス
空間を割当てる事が可能となる。又、ページテー
ブルは主メモリ上に置かれるため、メモリアクセ
スの度に、主メモリ上のページテーブルを参照し
た場合、メモリアクセスのオーバヘツドが大き
い。このため、最近変換された論理アドレスペー
ジと物理アドレスページの組は、TLB
（Translation look−aside Buffer）と呼ばれる
バツフアメモリに記録され、そしてTLBがヒツ
トすれば、主メモリ上のページテーブルをアクセ
スすることなく高速にアドレス変換を実現でき
る。 以上でマルチプロセツサシステムの概要を述べ
た。次にこのようなシステムにおけるキヤツシユ
メモリについて説明する。キヤツシユメモリのア
クセス手段としては、TLBでアドレス変換する
前に論理アドレスでキヤツシユメモリをアクセス
する論理キヤツシユメモリと、TLBでアドレス
変換した後、物理アドレスでキヤツシユメモリを
アクセスする物理キヤツシユメモリの２方式があ
る。物理キヤツシユメモリでは、メモリアクセス
毎にTLBによるアドレス変換が必要となり、こ
れはメモリアクセス時間の増大を招く。これに対
し、論理キヤツシユメモリでは、キヤツシユメモ
リがヒツトしている限り、TLBによるアドレス
変換の必要はなく、キヤツシユメモリヒツトに伴
う共有メモリからのブロツク転送時にだけアドレ
ス変換を行なえば良い。このため、メモリアクセ
ス時間を大幅に短縮する事が可能となる。更に
は、演算ユニツトでは、メモリスループツト向上
のためキヤツシユメモリを命令用とデータ用に分
割する場合が多い。この構成に於いては、物理キ
ヤツシユメモリを採用した場合、命令用とデータ
用にそれぞれTLBを設ける必要がある。これに
対し、論理キヤツシユメモリでは、命令用キヤツ
シユとデータ用キヤツシユでTLBを共有する事
ができハード量の削減が可能となる。一方、論理
キヤツシユメモリを採用した場合、多数のプロセ
ツサによつて共有されるバスを、論理アドレスバ
スとする構成（以下、論理共有バスと称す）と、
物理アドレスバスとする構成（以下、物理共有バ
スと称す）が考えられる。論理共有バス構成で
は、アドレス変換装置は共有メモリ側に設けら
れ、各演算ユニツトにより共有される。一方、物
理共有バス構成では、アドレス変換装置は各演算
ユニツト毎に設けられる。このように論理共有バ
ス構成では、TLBを共有できるためハード量を
削減できる利点がある。しかし、バスに接続され
るプロセツサ台数が増加した場合、ページテーブ
ルの変更に伴うTLBへのアクセスが集中し、こ
れがシステムのボトルネツクとなる可能性があ
る。又、ページのスワツプイン，スワツプアウト
に伴うＩ／Ｏプロセツサからの主メモリアクセス
は、物理アドレスで行なわれる。このため、論理
共有バス構成では、Ｉ／Ｏプロセツサからの物理
アドレスを論理アドレスに変換するための変換テ
ーブルが必要となる。 以上に述べた理由により、マルチプロセツサシ
ステムのメモリシステムとしては、論理キヤツシ
ユメモリでかつ物理共有バスの構成が適すると考
えられている。 キヤツシユメモリに関するもう１つの問題は、
各キヤツシユメモリ内容の一致保証である。即
ち、各プロセツサ毎にローカルなキヤツシユメモ
リを有するマルチプロセツサシステムにおいては
分散されたキヤツシユメモリに関して、データの
一致を保証することが重要な課題となる。例えば
共有メモリ上のあるデータが、ＡとＢの演算ユニ
ツトのローカルキヤツシユに共有されている場合
を考える。演算ユニツトＡが共有されているデー
タを更新し、更新した事実を演算ユニツトＢのキ
ヤツシユメモリに報告しなかつた場合、演算ユニ
ツトＢがそのデータに対してアクセスすると、自
ユニツト内のキヤツシユメモリがヒツトし、更新
される前の誤つたデータが読込まれる。この問題
を解決するためには、各演算ユニツトは、データ
を更新した時にはこの事実を他の演算ユニツト全
てに報告しなければならない。各演算ユニツトは
共有バスをモニタする手段を有し、データ更新の
報告を検出して、各キヤツシユメモリの一致保証
を管理する必要がある。 このキヤツシユメモリ一致保証のプロトコル
は、キヤツシユメモリのライトアクセス処理方式
によつて異なる。キヤツシユメモリのライトアク
セス処理方式には、ストアスルー方式とストアス
ワツプ方式がある。ストアスルー方式とは、演算
ユニツトからのライトアクセスが発生する毎に、
キヤツシユメモリ及び主メモリの内容を更新する
方式である。このため、キヤツシユメモリと主メ
モリの内容は常に一致している。一方、ストアス
ワツプ方式では、ライトアクセスがキヤツシユメ
モリにヒツトすれば、キヤツシユメモリ内データ
の更新だけで処理を終了する。そして変更された
データを含むブロツクをキヤツシユメモリから追
い出す時に、始めて主メモリの更新が行なわれ
る。このため、キヤツシユメモリと主メモリの内
容が常に一致しているとは限らない。 各ライトアクセス処理方式における、キヤツシ
ユメモリの一致保証プロトコルの例を以下に示
す。まず、ストアスルー方式では、キヤツシユメ
モリと主メモリが常に一致している事から、１つ
のプロセツサからの主メモリへの書込みは、他の
全てのプロセツサに報告される。各プロセツサ
は、共有バス上のトランザクシヨンをモニタし、
主メモリへの書込みを検出すると、そのアドレス
に対応するデータが、ローカルキヤツシユ内に存
在するかどうかをチエツクする。対応するデータ
が存在すれば、それを含むブロツクを無効化す
る。一方、ストアスワツプ方式におけるキヤツシ
ユメモリの一致保証プロトコルは、ストアスルー
方式に比較すると複雑になる。種々の一致保証プ
ロトコルが提案されているが、ここではその一例
を示す。 キヤツシユメモリ内のブロツクには、以下の３
状態がありうる。すなわち (1) Shared…主メモリの内容と一致しており且
つ、複数のキヤツシユメモリに共有されてい
る。 (2) Exclusive…主メモリの内容と一致しており
且つ、唯一のキヤツシユメモリ内に存在する。 (3) Owned…主メモリの内容と一致しておらず
且つ、唯一のキヤツシユメモリ内に存在する。 次に、演算ユニツトが各状態のブロツクにアク
セスする場合の処理を簡単に述べる。 (i) リードヒツト ブロツクの状態に関わらず、データを読出す。 （） リードミスヒツト 共有メモリにブロツク転送を要求する。この
時、他のキヤツシユメモリに転送中のブロツクが
存在するかどうか検査し、存在すればSharedブ
ロツクとして、又、存在しなければExclusiveブ
ロツクとして、自キヤツシユメモリ内に書込む。
その後、中断していたリードアクセスを再開す
る。 (iii) ライトヒツト Sharedブロツクに対する書込みでは、当該キ
ヤツシユメモリに書込むとともに、他のキヤツシ
ユメモリに共有バスを通じてデータの変更を報告
する。その後、ブロツクの状態はOwnedとなる。
又、Exclusive，Ownedブロツクに対する書込み
では、他のキヤツシユメモリに報告する義務はな
い。 (iv) ライトミスヒツト 共有メモリにブロツク転送を要求する。この時
間のキヤツシユメモリに転送中のブロツクが存在
するかどうか検査し、存在すればSharedブロツ
クとして、又、存在しなければExclusiveブロツ
クとして、自キヤツシユメモリ内に書込む。その
後、中断していたライトアクセスを再開する。 以上のストアスワツプ方式における一致保証プ
ロトコルでは、各演算ユニツトは共有バス上のト
ランザクシヨンをチエツクするモニタを有してい
て、以下のような処理を行う。 (i) 共有バス上にブロツク転送トランザクシヨン
を検出した場合。 対応するブロツクが自キヤツシユメモリ内に
存在し、且つブロツクの状態がOwnedであつ
た場合、共有バス上のブロツク転送要求をアボ
ートし、自キヤツシユ内のOwnedブロツクを
共有メモリへライトバツクして当該ブロツクを
Exclusiveとする。その後中断されていたブロ
ツク転送要求が再開される。又、対応するブロ
ツクの状態がSharedあるいはExclusiveであつ
た場合、共有バスを通じて、該当ブロツクが自
キヤツシユメモリ内に存在することを報告す
る。その後ブロツクの状態はSharedとなる。 (ii) 共有バス上にデータ変更報告を検出した場
合。 対応するブロツクが自キヤツシユメモリ内に
存在すれば、そのブロツクを無効化する。 以下のプロトコルにより、ストアスワツプ方式
を採用した場合のキヤツシユメモリの一致が保証
できる。このキヤツシユメモリ一致保証は、マル
チプロセツサシステムに限らず、ユニプロセツサ
システムに於いても必要である。すなわち、物理
バス上に演算ユニツトとＩ／Ｏプロセツサが接続
される場合には、演算ユニツトの有するキヤツシ
ユメモリに関して一致保証が必要となる。 〔発明が解決しようとする問題点〕 以上、マルチプロセツサシステムに適する構成
としては、論理キヤツシユメモリで且つ、物理共
有バスが有効であることを述べ、又、分散キヤツ
シユメモリの一致保証について述べた。しかしな
がら、上記従来技術に於いてはいくつかの問題点
がある。 まず、単一のプロセツサの場合でも発生する問
題点を示す。多重仮想記憶方式を採用する計算機
システムに於いては、各プロセス毎に０番地から
始まる論理アドレス空間が割当てられるため、同
一の論理アドレスが異なる物理データを参照する
場合がある。このため、従来の論理キヤツシユ方
式では、実行中のプロセスが他のプロセスの同一
論理アドレスのデータをアクセスしないように、
プロセススイツチの度に、論理キヤツシユ内容を
全てパージする処理を行つていた。このため、タ
スクスイツチが頻繁に発生すると、キヤツシユメ
モリの効果が減少するという問題があつた。更に
は、ストアスワツプ方式のキヤツシユメモリを採
用した場合には、キヤツシユメモリのパージ処理
に先立つて、変更されたデータを含むブロツクを
全て主メモリにコピーバツクする必要があつた。
この問題は、特開昭60−97446に示される様に、
論理キヤツシユメモリの比較アドレスに、プロセ
ス識別子を含める事によつて解決できる。すなわ
ち、論理キヤツシユメモリを検索する時に、論理
アドレスだけでなくプロセツサ識別子も含めて比
較を行なう方法である。本方式によれば、タスク
スイツチ毎にキヤツシユメモリの内容をパージす
る必要はなくなる。 ところが、本方式を採用した場合、新たな問題
が発生する。すなわち、“Address Synonym”
の問題である。これは、各プロセスがデータを共
有する場合に起こり得る。プロセス間でデータを
共有する場合には、各プロセスのページテーブル
の管理のもとに、異なる論理アドレスページが、
共有の物理アドレスページにマツピングされる。
このため、論理アドレスで検索されるキヤツシユ
メモリ内には、異なるエントリー位置に、同一の
データが存在し得る。このような状況において、
あるプロセスが共有データを変更した場合、他の
プロセスの共有データは変更されないままキヤツ
シユメモリ内に残つてしまい、他のプロセスが共
有データをアクセスすると、変更される前の誤つ
たデータがキヤツシユメモリから供給される事に
なる。従来この“Address Synonym”の問題に
対処する手段としては、文献コンピユーテイング
サーベイ（Computing Surveys）Vol.14，No.３，
September 1982のpp510−511に論じられてい
る。これは、物理アドレスページを論理アドレス
ページに逆変換するテーブルを有する方法であ
る。逆変換テーブルは、論理キヤツシユ内に存在
するデータの物理アドレスページに対して、それ
にマツピングされている全ての論理アドレスペー
ジを保持するテーブルである。この方式に於いて
は、あるプロセスが共有データを変更した場合、
その論理アドレスはTLBによつて物理アドレス
に変換された後、その物理アドレスによつて逆変
換テーブルがアクセスされる。その結果、他のプ
ロセスの共有データが論理キヤツシユ内に存在し
ていれば、そのデータに対して更新、あるいは無
効化が行なわれる。しかしこの従来技術では、物
理アドレスを論理アドレスに逆変換するテーブル
が必要となり、ハード量が増加し、また逆変換テ
ーブルの管理が複雑になる等の問題があつた。 又、他の解決手段は、特開昭61−246850に論じ
られている。これは、論理キヤツシユメモリに格
納されるアドレス情報として、論理アドレス情報
を記憶する第１のデイレクトリと、実アドレス情
報及び、論理アドレス情報の一部を記憶する第２
のデイレクトリを持つ。論理アドレス情報と、実
アドレス情報は、各デイレクトリの異なるカラム
アドレスに登録され、両者の関係は、第２のデイ
レクトリに記憶されるリンク情報に基づいて決定
される。該方式（以下リンクビツト方式と呼ぶ）
を、第１０図を用いて、簡単に説明する。９０
１，９０２は、それぞれ、論理アドレス，物理ア
ドレスがセツトされるレジスタであり、アドレス
変換ユニツト９００は、論理アドレスのbit0−19
を、物理アドレスのbit0−19に変換する。キヤツ
シユメモリは、論理アドレス情報を記憶する論理
デイレクトリ９０３と、データを記憶するデータ
部９０４、及び、物理アドレス情報を記憶する物
理デイレクトリ９０５から成る。論理デイレクト
リ９０３には、データ部９０４に格納されるデー
タに対応した論理アドレスのタグ部（bit0−17）
９１０（LAR）と、有効ビツト９１１(V)が登録
される。この例では、論理デイレクトリ９０３，
データ部９０４は、論理アドレス９０１のbit18
−31をカラムアドレスとする。一方、物理デイレ
クトリ９０５には、データに対応した物理アドレ
スのタグ部（bit0−17）９１２（PAR）と、有
効ビツト９１４(V)及び、該物理アドレスタグに対
応する論理アドレスタグが登録されている論理デ
イレクトリのカラムアドレス９１３（以下、リン
クビツトLNKと称す）が登録される。この例で
は、物理デイレクトリ９０５は、物理アドレス９
０２のbit18−31をカラムアドレスとする。従つ
て、論理アドレスタグ９１０と、これに対応する
物理アドレスタグ９１２は、各デイレクトリの同
一カラムに登録されるとは限らない。該リンクビ
ツト方式を採ることにより、“Address
Synonym”の問題は、以下の様にして解決され
る。すなわち、プロセス間で共有されるデータが
キヤツシユ内に存在し、一方の論理アドレスに対
してプロセツサから書込要求が発生した場合、ま
ず、論理デイレクトリ９０３がアクセスされ、該
当するエントリにデータが書込まれる。更に、論
理アドレス９０１は、アドレス変換ユニツト９０
０により、物理アドレス９０２に変換される。次
に物理アドレス９０２により物理デイレクトリ９
０５をアクセスし、ヒツトしたカラムのリンク情
報９１３より、該物理アドレスに対応するデータ
部９０４のカラムアドレスが生成され、該当カラ
ムに対して、書込みあるいは無効化が行なわれ
る。以上の動作により共有データの一致が保証さ
れる。このリンクビツト方式については、特開昭
53−25457にも論じられている。 しかし、この従来技術では、複数のプロセスに
よつてデータが共有される場合、物理デイレクト
リの１つのエントリに複数のリンク情報が必要と
なり、管理が複雑になる等の問題があつた。 次にマルチプロセツサシステムの場合に生じる
問題点を示す。それは分散されたキヤツシユメモ
リの一致を保証するために、物理アドレスを論理
アドレスに変換する機能が必要となる事である。
前述した様に、分散キヤツシユメモリの一致を保
証するためには、各プロセツサ毎に共有バスをモ
ニタする機能が必要となる。モニタの機能は既に
説明したが、バス上のトランザクシヨンを検出し
て自キヤツシユメモリ内を検索し、該当ブロツク
が存在すればそれを無効化したり、あるいは共有
バス上のトランザクシヨンをアボートして、コピ
ーバツクの処理を実施しなければならない。とこ
ろが、論理キヤツシユで物理共有バスの構成で
は、共有バス上のトランザクシヨンは物理アドレ
スで行なわれるため、モニターは共有バス上のア
ドレスを取り込み、一旦論理アドレスに変換した
後、論理キヤツシユを検索しなければならない。
このため、物理アドレスを論理アドレスに変換す
るための逆変換テーブルが必要となり、ハード量
の増加及び逆変換テーブルの管理が複雑になる等
の問題があつた。 一方、前述のリンクビツト方式を採用すれば、
逆変換テーブルは不要となる。すなわち、第１０
図において、共有バス上の物理アドレスが、モニ
タによつて、物理アドレスレジスタ９０２に取り
込まれる。次に、該物理アドレスによつて、物理
デイレクトリ９０５がアクセスされ、該当するエ
ントリが存在すれば、リンク情報９１３から、対
応するデータ及び論理デイレクトリのカラムアド
レスが生成され、無効化が行なわれる。しかし、
前述した様に、複数のプロセスがデータを共有す
る場合は、複数のリンク情報が必要となり、管理
が複雑になる問題があつた。 本発明の目的は、大容量のキヤツシユメモリに
おける“Address Synonym”の問題と、複数の
プロセツサに分散された論理キヤツシユメモリの
一致保証とをキヤツシユメモリの連想数を増やす
ことなく可能とした論理キヤツシユメモリを有す
るマルチプロセツサシステムの提供とその論理キ
ヤツシユメモリのアクセス方法を提供することに
ある。 〔問題点を解決するための手段〕 上記目的を達成するため、本発明では、マルチ
プロセツサシステムにおけるキヤツシユメモリの
タグ部を、キヤツシユに保持されるデータに対応
する論理アドレスタグから成る論理デイレクトリ
と、該データに対応する物理アドレスタグから成
る物理デイレクトリによつて構成し、対応する論
理アドレスタグと物理アドレスタグを同一のエン
トリーに登録するようにした。更に、物理デイレ
クトリはマルチポートメモリとし、同時に複数の
データを読み出すことを可能とする。また、タグ
の一致を検出する比較器として、論理アドレス用
比較器と、複数の物理アドレス用比較器とを設け
る。そして、プロセツサからの論理アドレスによ
るアクセスでは、アドレス変換に依存する部分も
含むカラムアドレスにより、論理デイレクトリを
アクセスし、対応するデータの有無を検出する。
一方、バスモニタからの物理アドレスによるアク
セスでは、物理アドレスのアドレス変換に依存し
ない部分をカラムアドレスとして、物理デイレク
トリから複数の情報を読み出し、その読み出し出
力である物理アドレスタグとアクセスアドレスで
ある物理アドレスの上位部であるタグ部を比較
し、対応するデータの有無を検出する。これによ
りプロセツサに対しては、論理キヤツシユメモリ
として働き、物理共有バスのモニタに対しては、
物理キヤツシユメモリとして動作する。 本構成では、アドレス変換に依存する部分をキ
ヤツシユのインデツクスアドレスとして使用可能
であり、キヤツシユ容量が増大しても連想数は増
大しない。大容量のキヤツシユメモリに有効な構
成である。 〔作用〕 キヤツシユメモリの作用を、ストアスワツプ方
式の場合について説明する。異なる論理アドレス
ページが同一の物理アドレスページを共有し、か
つ両ブロツクがキヤツシユメモリ内に存在してい
る状況について考える。この場合、両ブロツクの
状態はSharedとなつている。演算ユニツトから
一方のブロツクに対して書込みが発生すると、該
当ブロツクに書込まれるとともに、ブロツクの状
態はOwnedとなる。更にSharedデータに対する
書込であるため、本アクセスの論理アドレスは
TLBによつて物理アドレスに変換された後、共
有バス上に出力されて、無効化要求が発効され
る。バスモニタは、この無効化要求を検出し、取
り込んだ、物理アドレスによつてキヤツシユメモ
リを検索し、書込みの対象とならなかつたブロツ
ク（状態がSharedのまま）を物理アドレスタグ
の比較器により検出し、これを無効化する。以上
の機能によつて、物理アドレスを論理アドレスに
変換する逆変換テーブル無しで“Address
Synonym”の問題を解決する事が可能となる。 また、同じストアスワツプ方式を用いたマルチ
プロセツサシステムの場合、共有バスモニタが共
有バス上の無効化要求を検出すると、その物理ア
ドレスを取り込み、物理アドレスでキヤツシユメ
モリをアクセスする。この時、物理アドレスタグ
の比較器による比較の結果一致するブロツクが存
在すればこれを無効化する。又、共有バス上のブ
ロツク転送要求を検出すると、その物理アドレス
を取り込む。そして物理アドレスでキヤツシユメ
モリを検索し、一致するブロツクが検出され、か
つ、ブロツクの状態がOwnedであれば、共有バ
ス上のブロツク転送要求をアボートし、該当する
ブロツクを主メモリにコピーバツクする。又、一
致するブロツクが検出され、かつそのブロツクの
状態が、Exclusive又はSharedであれば、ヒツト
した事を共有バスを通じて報告する。以上の機能
により、逆変換テーブル無しで、分散キヤツシユ
メモリの一致を保証することが可能となる。 〔実施例〕 以下、本発明の第１の実施例を図面を用いて詳
細に説明する。第２図は本発明が適用されるデー
タ処理装置の一例を示している。同図において共
有バス３００は接続された演算ユニツト１００，
２００，３００は主メモリ４０１を共有してお
り、メモリ制御装置４００は、主メモリ４０１の
アクセス制御及び複数の演算ユニツトに対しての
データの供給を行う。フアイルコントロールプロ
セツサ５００は固定デイスク５０１内に蓄積され
た任意のフアイルを、高速に主メモリ４０１へ転
送する。入出力プロセツサ６００は外部の入出力
装置とのデータ転送を行なう。共有バス３００は
バスコントローラ７００によつて管理される。 演算ユニツト１００（他も同様）の内部の命令
フエツチユニツト（Ｉ）１０１は、プログラムの
実行に必要な命令を主メモリ４０１からフエツチ
する機能を持つ。フエツチされた命令は、命令実
行ユニツト（Ｅ）１０２に転送される。命令実行
ユニツト１０２では、命令の意味を解釈し、必要
なデータをフエツチした後、演算を実行する。命
令用キヤツシユメモリ１０３は、主メモリ４０１
内の命令をコピーして、高速なバツフアメモリに
蓄えている。命令フエツチユニツト１０１が論理
アドレスで命令キヤツシユ１０３にアクセスした
場合、要求する命令が命令キヤツシユ内に存在す
れば、短時間で要求命令がフエツチされる。又、
データ用キヤツシユメモリ１０４は、主メモリ４
０１内のデータをコピーして、高速なバツフアメ
モリに蓄えている。命令実行ユニツト１０２が論
理アドレスでデータキヤツシユ１０４をアクセス
した場合、要求データがデータキヤツシユ１０４
内に存在すれば、短時間でデータがフエツチされ
る。命令キヤツシユ１０３あるいはデータキヤツ
シユ１０４に要求される命令あるいは、データが
存在しない場合、論理アドレスはアドレス変換装
置１０５に転送される。アドレス変換装置１０５
は、論理アドレスを物理アドレスに変換した後、
共有バス３００を通して、メモリ制御装置４００
にデータ転送を要求する。主メモリ４０１から転
送されて来たデータは、一旦命令キヤツシユ１０
３あるいは、データキヤツシユ１０４に書込まれ
た後、命令ユニツト１０１あるいは命令実行ユニ
ツト１０２に供される。 次に、第３図を用いて共有バス３００の構成を
説明する。共有バス３００は、各演算ユニツトに
よつて共有されるバスとしてのハンドシエイク制
御バス３０３，アクセスバス３０１及びデータバ
ス３０２を有する。本実施例では、アドレスバス
３０１を29ビツト、データバス３０２を64ビツト
とする。又、各演算ユニツトによるバスの競合を
避けるために、各演算ユニツトからバスコントロ
ーラ７００に対してバス占有要求線３０５が設け
られ、バスコントローラ７００からは、各演算ユ
ニツトに対してバス使用許可線３０４が個別に設
けられる。又、第４図に示す様に、共有バス３０
０にはスプリツト方式が採用されている。すなわ
ち、ある演算ユニツトがＡブロツクの転送要求を
発効し、主メモリ制御装置４００からＡブロツク
のデータが転送されて来るまでの空き時間を、他
の演算ユニツトが使用可能となつている。このス
プリツト方式を実現するため、主メモリ制御装置
４００においても、バス占有要求線３０５とバス
使用許可線３０４が設けられている。このように
演算ユニツト及び主メモリ制御装置からのバス占
有要求線は、バスコントローラ７００に接続さ
れ、バスコントローラ７００は、優先順位に従つ
て、各ユニツトにバス使用許可信号を発行する。 次に表１を用いて、バス占有要求線３０５およ
びバス使用許可線３０４の具体的な信号名と、そ
の意味について説明する。バス占有要求線３０５
としては、BUSREQ信号とCPYBKREQ信号が
ある。

【表】 (1) BUSREQ信号 各演算ユニツトのキヤツシユコントローラ、あ
るいは主メモリ制御装置からのバス占有要求であ
り、個別の信号線として、バスコントローラに接
続される。本信号が発効される条件としては、演
算ユニツトにおいてキヤツシユメモリのミスヒツ
トに伴うブロツク転送要求を行なう場合、あるい
はキヤツシユミスヒツトで且つリプレースすべき
ブロツクがOwned状態の時に必要となるコピー
バツク要求を行なう場合、あるいはShared状態
のブロツクに書込みを行つた時に必要となるデー
タ変更報告（以下ブロードキヤストと称す）を行
なう場合がある。又、主メモリ制御装置に於いて
は、要求されたブロツクを要求元に転送する場合
に、本信号が発効される。 (2) CPYBKREQ信号 各演算ユニツトの共有バスモニタからのバス占
有要求であり、バス構成でバスコントローラに接
続される。本信号が発効される条件としては、演
算ユニツトにおいて、バスモニタが共有バス上の
ブロツク転送要求を検出して自キヤツシユメモリ
内を検索した結果、該当ブロツクが存在し且つそ
のブロツクの状態がOwnedであつた場合に発効
される。本信号は、BUSREQ信号よりも優先度
が高く、バスの使用が許可されると、該当ブロツ
クを主メモリにコピーバツクする。 次に、バス使用許可信号としては、
BUSACK，CPYBKACK，BUSBSYがある。 (3) BUSACK バスコントローラからの、各演算ユニツトのキ
ヤツシユコントローラ及び主メモリ制御装置に対
するバス使用許可信号であり、各ユニツトに対し
て個別に接続される。本信号が発効される条件と
しては、共有バスが使用されておらず、且つ、
BUSREQ要求があれば、最も優先度の高いユニ
ツトに対して発効される。 (4) CPYBKACK バスコントローラからの、各演算ユニツトのバ
スモニタに対するバス使用許可信号であり、各モ
ニタに対してバス構成で接続される。本信号が発
効される条件としては、共有バスが使用されてお
らず、且つCPYBKREQ要求があれば発効され
る。 (5) BUSBSY 各演算ユニツトのキヤツシユコントローラ，バ
スモニタ、及び主メモリ制御装置からのバス使用
中を示す信号であり、バス構成でバスコントロー
ラに接続される。本信号が発効される条件として
は、各ユニツトが共有バスを使用中である場合に
発効される。更に、主メモリ制御装置において、
ブロツク転送要求、あるいはコピーバツク要求を
受付けるバツフアが詰つている場合にも発効され
る。本信号が発効されている間は、BUSACK信
号、及びCPYBKACK信号などのバス使用許可
信号は発効されない。 次に、表２を用いて、ハンドシエイク制御バス
の具体的な信号名と、その意味を説明する。

【表】

〔発明の効果〕

以上の実施例から明らかなように、多重仮想記
憶方式を採用し、且つ論理アドレスで検索される
キヤツシユメモリを有し、また物理アドレスの共
有バス構成を採る単一プロセツサシステムにおい
て、異なる論理アドレスが同一の物理データを共
有する場合に問題となる“Address Synonym”
の問題に関し、物理アドレスを論理アドレスに変
換する逆変換テーブルを設けることなく解決で
き、又、物理アドレスタグと論理アドレスタグを
関連づけるリンク情報の管理を行なうことなく解
決できる。更に、多重仮想記憶方式を採用し、各
プロセツサごとに論理アドレスで検索されるキヤ
ツシユメモリを有し、且つ物理アドレスの共有バ
ス構成を採るマルチプロセツサシステムにおい
て、キヤツシユメモリの一致保証を、逆変換テー
ブルを設けることなく実現でき、又、リンク情報
の管理を行なうことなく実現できることから、ハ
ード量を削減と、逆変換テーブル、あるいは、リ
ンク情報を管理するための複雑さを解消できる効
果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す図、第２
図はマルチプロセツサシステムの全体構成を示す
図、第３図は共有バスの構成を示す図、第４図は
共有バスのスプリツト方式の説明図、第５図はブ
ロードキヤストのバスオペレーシヨンを示すタイ
ムチヤート、第６図はブロツク転送起動のバスオ
ペレーシヨンを示すタイムチヤート、第７図はブ
ロツク転送起動をアボートするバスオペレーシヨ
ンを示すタイムチヤート、第８図はブロツク転送
のバスオペレーシヨンを示すタイムチヤート、第
９図はコピーバツクのバスオペレーシヨンを示す
タイムチヤートである。第１０図は、リンクビツ
ト方式を採るキヤツシユメモリ構成図、第１１図
は、本発明の第２の実施例を示す図、第１２図
は、リードアクセス時の処理を示すフローチヤー
ト、第１３図は、ライトアクセス時の処理を示す
フローチヤート、第１４図は、ブロードキヤスト
検出時の処理を示すフローチヤート、第１５図
は、ブロツク転送起動検出時の処理を示すフロー
チヤートである。 ８００……論理アドレスレジスタ、８１０……
物理アドレスレジスタ、８３０……識別子レジス
タ、８５０……論理アドレスタグ部、８６０……
物理アドレスタグ部、８６１……ステータス部、
８７０……データ部、８８０〜８８２……比較
器、８９１……セレクタ、９００……データキヤ
ツシユコントローラ、９１０……バスモニタ。

Claims (1)

1. 【特許請求の範囲】 １ 共有バスを介して主メモリに接続された複数
   のプロセツサと、前記主メモリのデータの一部を
   格納し、前記複数のプロセツサの１つから論理ア
   ドレスでアクセスされる論理キヤツシユメモリを
   有するマルチプロセツサシステムにおいて、 前記論理キヤツシユメモリは、 前記主メモリのデータの一部を記憶するデータ
   記憶手段と、 前記１つのプロセツサから受信した論理アドレ
   スを前記主メモリの物理アドレスに変換するアド
   レス変換手段と、 アクセスされるデータの論理アドレスであつ
   て、論理タグ部を含みアドレス変換に依存する論
   理アドレス上位部とアドレス変換に依存しない論
   理アドレス下位部からなる論理アドレスを記憶す
   る論理アドレス記憶手段と、 チエツクされるべきデータの物理アドレスであ
   つて、物理タグ部を含みアドレス変換に依存する
   物理アドレス上位部とアドレス変換に依存しない
   物理アドレス下位部からなる物理アドレスを記憶
   する物理アドレス記憶手段と、 前記データ記憶手段に記憶されたデータに対応
   する論理アドレスの論理タグを保持し、前記論理
   アドレス記憶手段から受信した論理タグ部以外の
   論理アドレス上位部及び論理アドレス下位部によ
   つて前記論理アドレスの論理タグが選択される第
   １のテーブルと、 前記データ記憶手段に記憶されたデータに対応
   する物理アドレスの物理タグを保持し、前記物理
   アドレス記憶手段から受信した物理アドレス下位
   部によつて前記物理アドレスの物理タグが選択さ
   れるものであつて、並列にアクセスされる複数の
   第２のテーブルと、 選択された前記第１のテーブル中の論理タグ
   と、前記論理アドレス記憶手段中の論理タグ部を
   比較することにより、アクセスされたデータが前
   記データ記憶手段に記憶されているか否かを判定
   する第１の判定手段と、 選択された前記各第２のテーブル中の物理タグ
   と、前記物理アドレス記憶手段中の物理タグ部を
   並列に比較することにより、チエツクされるべき
   データが前記データ記憶手段に記憶されているか
   否かを判定する第２の判定手段を、 有することを特徴とするマルチプロセツサシステ
   ム。 ２ 特許請求の範囲第１項において、 前記第１のテーブルは、格納されたデータの属
   するプロセスの識別子を保持しており、 前記第１の判定手段は、前記プロセツサから識
   別子及び論理アドレスによるアクセスが行なわれ
   た場合、選択された前記第１のテーブル中の論理
   タグと、前記論理アドレス記憶手段中の論理タグ
   部を比較し、且つ、前記第１のテーブル中のプロ
   セスの識別子と、前記プロセツサからアクセスの
   された識別子を比較することにより、アクセスさ
   れたデータが前記データ記憶手段に記憶されてい
   るか否かを判定することを特徴とするマルチプロ
   セツサシステム。 ３ 特許請求の範囲第１項において、 前記第２の判定手段は、前記第２のテーブルか
   ら並列に選択された複数の物理タグと前記物理ア
   ドレス記憶手段中の物理タグ部を比較する複数の
   比較器と、前記複数の比較器の出力を数ビツトの
   信号に変換するエンコーダを有し、前記エンコー
   ダの出力は前記物理アドレス記憶手段に記憶され
   たアドレス変換に依存しない物理アドレス下位部
   にマージされデータの読み出しアドレスとなるこ
   とを特徴とするマルチプロセツサシステム。 ４ 特許請求の範囲第３項において、 前記エンコーダからの変換出力は、前記物理ア
   ドレス記憶手段に記憶されたアドレス変換に依存
   しない物理アドレス下位部にマージされ、前記第
   １のテーブルの論理タグの選択に用いられること
   を特徴とするマルチプロセツサシステム。 ５ 共有バスを介して主メモリに接続された複数
   のプロセツサと、前記主メモリのデータの一部を
   格納し、前記複数のプロセツサの１つから論理ア
   ドレスでアクセスされる論理キヤツシユメモリを
   有するマルチプロセツサシステムであつて、 論理タグ部を含みアドレス変換に依存する論理
   アドレス上位部とアドレス変換に依存しない論理
   アドレス下位部からなる論理アドレスによるアク
   セスが行なわれると、 そのアクセスアドレスの前記論理タグ部以外の
   論理アドレス上位部と論理アドレス下位部によ
   り、格納されたデータに対応する論理アドレスの
   論理タグを保持する第１のテーブルから対応する
   論理アドレスの論理タグを選択し、 この選択した論理タグと、前記アクセスアドレ
   スである論理アドレスの論理タグ部を比較し、 この比較結果に基づいて前記アクセスアドレス
   に対応するデータの有無を判定し、 かつ、物理タグ部を含みアドレス変換に依存す
   る物理アドレス上位部とアドレス変換に依存しな
   い物理アドレス下位部からなる物理アドレスによ
   るアクセスが行なわれると、 そのアクセスアドレスの前記物理アドレス下位
   部により、格納されたデータに対応する物理アド
   レスの物理タグを保持し並列にアクセスされる複
   数の第２のテーブルから対応する物理アドレスの
   物理タグを選択し、 この選択した物理タグと前記アクセスアドレス
   である物理アドレスの物理タグ部を並列に比較
   し、 この比較結果に基づいて前記アクセスアドレス
   に対応するデータの有無を判定することを特徴と
   するマルチプロセツサシステムにおける論理キヤ
   ツシユメモリのアクセス方法。