JPH0552087B2 - - Google Patents
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- JPH0552087B2 JPH0552087B2 JP62160568A JP16056887A JPH0552087B2 JP H0552087 B2 JPH0552087 B2 JP H0552087B2 JP 62160568 A JP62160568 A JP 62160568A JP 16056887 A JP16056887 A JP 16056887A JP H0552087 B2 JPH0552087 B2 JP H0552087B2
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- JP
- Japan
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- stage
- gate
- bias
- effect transistor
- field
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- Control Of Amplification And Gain Control (AREA)
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Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、電界効果トランジスタを用いた並
列負帰還形高周波増幅器に関する。
列負帰還形高周波増幅器に関する。
〈従来の技術〉
電界効果トランジスタ（FET）の一つである
GaAsMESFET（メタルセミコンダクタ電界効果
トランジスタ）はSiバイポーラトランジスタや
SiMOSトランジスタに比べて低雑音性に優れか
つ高いカツトオフ周波数が得られるため、高周波
トランジスタとして実用化されており、また広く
増幅器等に用いられている。更に、この
GaAsMESFETは、GaAsで半絶縁性基板が得ら
れるという利点があるために製作時の寄生容量を
低減でき、特に高周波帯域で動作するマイクロ波
集積回路（IC）のモノシリツク化がSiに比べて容
易であるため、広帯域高周波モノシリツク増幅器
に応用されている。
GaAsMESFET（メタルセミコンダクタ電界効果
トランジスタ）はSiバイポーラトランジスタや
SiMOSトランジスタに比べて低雑音性に優れか
つ高いカツトオフ周波数が得られるため、高周波
トランジスタとして実用化されており、また広く
増幅器等に用いられている。更に、この
GaAsMESFETは、GaAsで半絶縁性基板が得ら
れるという利点があるために製作時の寄生容量を
低減でき、特に高周波帯域で動作するマイクロ波
集積回路（IC）のモノシリツク化がSiに比べて容
易であるため、広帯域高周波モノシリツク増幅器
に応用されている。
上記広帯域高周波モノシリツク増幅器の中でも
並列負帰還回路を付加した増幅器は広帯域性と入
出力整合性に優れているため、衛星放送、衛星通
信、自動車電話、CATV、高速情報処理機器等
の電波受信器に用いられており、所望の高い電力
利得を得るために通常多段構成となつている。
並列負帰還回路を付加した増幅器は広帯域性と入
出力整合性に優れているため、衛星放送、衛星通
信、自動車電話、CATV、高速情報処理機器等
の電波受信器に用いられており、所望の高い電力
利得を得るために通常多段構成となつている。
〈発明が解決しようとする問題点〉
しかしながら、上記従来の多段構成の並列負帰
還増幅器においては、後段になる程入力レベルが
高くなるため電力利得が歪み、入力−出力特性の
直線性が損なわれるという問題がある。また、こ
のような入力−出力特性を改善する方法として後
段のFETのゲート幅を大きくすることが考えら
れるが、初段の入力レベルが低い場合でも後段に
は大きなドレイン電流が流れ、増幅器全体の消費
電力が増大するという問題がある。
還増幅器においては、後段になる程入力レベルが
高くなるため電力利得が歪み、入力−出力特性の
直線性が損なわれるという問題がある。また、こ
のような入力−出力特性を改善する方法として後
段のFETのゲート幅を大きくすることが考えら
れるが、初段の入力レベルが低い場合でも後段に
は大きなドレイン電流が流れ、増幅器全体の消費
電力が増大するという問題がある。
そこで、この発明の目的は、入力レベルが高い
場合における入力−出力特性の直線性を改善する
と共に、入力レベルが低い場合に消費電力を小さ
くすることができる多段増幅器を提供することに
ある。
場合における入力−出力特性の直線性を改善する
と共に、入力レベルが低い場合に消費電力を小さ
くすることができる多段増幅器を提供することに
ある。
〈問題点を解決するための手段〉
上記目的を達成するため、この発明は、同一の
半導体基板上に形成された略同一のゲート閾値電
圧を有する３個以上の電界効果トランジスタを備
え、前段の電界効果トランジスタで増幅された信
号を結合コンデンサを介して次段の電界効果トラ
ンジスタのゲートに印加し、上記各電界効果トラ
ンジスタのゲートとドレインとの間に帰還抵抗を
接続して並列負帰還増幅段を構成した多段増幅器
において、初段の電界効果トランジスタのゲート
幅に対して後続する電界効果トランジスタのゲー
ト幅を同一にするかあるいは小さくし、上記各電
界効果トランジスタのゲート端子にそれぞれ独立
にバイアス抵抗の一端を接続し、上記バイアス抵
抗の他端に、初段の入力レベルが高い場合には後
段のゲートバイアスを電力利得を高める側へシフ
トさせる一方、初段の入力レベルが低い場合には
後段のゲートバイアスを初段のゲートバイアスと
同じに保つか又は電力利得を下げる側へシフトさ
せるためのゲートバイアス電圧印加端子を設けた
ことを特徴としている。
半導体基板上に形成された略同一のゲート閾値電
圧を有する３個以上の電界効果トランジスタを備
え、前段の電界効果トランジスタで増幅された信
号を結合コンデンサを介して次段の電界効果トラ
ンジスタのゲートに印加し、上記各電界効果トラ
ンジスタのゲートとドレインとの間に帰還抵抗を
接続して並列負帰還増幅段を構成した多段増幅器
において、初段の電界効果トランジスタのゲート
幅に対して後続する電界効果トランジスタのゲー
ト幅を同一にするかあるいは小さくし、上記各電
界効果トランジスタのゲート端子にそれぞれ独立
にバイアス抵抗の一端を接続し、上記バイアス抵
抗の他端に、初段の入力レベルが高い場合には後
段のゲートバイアスを電力利得を高める側へシフ
トさせる一方、初段の入力レベルが低い場合には
後段のゲートバイアスを初段のゲートバイアスと
同じに保つか又は電力利得を下げる側へシフトさ
せるためのゲートバイアス電圧印加端子を設けた
ことを特徴としている。
〈作用〉
各FETのゲート端子にバイアス抵抗を介して
つながるゲートバイアス電圧印加端子を通して、
各FETにそれぞれ独立にゲートバイアスが印加
される。初段の入力レベルが高い場合には、後段
のFETのゲートバイアスを電力利得を高める側
（ＮチヤネルFETの場合は正方向）へシフトさせ
ることにより上記後段のFETの電力利得を高め、
入力−出力特性を改善する。一方、初段の入力レ
ベルが低い場合には、後段のFETのゲートバイ
アスを初段のFETのゲートバイアスと同じかま
たは電力利得を低くする側（ＮチヤネルFETの
場合は小さくする）へシフトさせることにより消
費電力を低下させる。
つながるゲートバイアス電圧印加端子を通して、
各FETにそれぞれ独立にゲートバイアスが印加
される。初段の入力レベルが高い場合には、後段
のFETのゲートバイアスを電力利得を高める側
（ＮチヤネルFETの場合は正方向）へシフトさせ
ることにより上記後段のFETの電力利得を高め、
入力−出力特性を改善する。一方、初段の入力レ
ベルが低い場合には、後段のFETのゲートバイ
アスを初段のFETのゲートバイアスと同じかま
たは電力利得を低くする側（ＮチヤネルFETの
場合は小さくする）へシフトさせることにより消
費電力を低下させる。
また、後段のFETのゲート幅が前段のFETの
ゲート幅と同一か小さいから、前段の入力レベル
が低い場合後段のドレイン電流は比較的小さくな
る。
ゲート幅と同一か小さいから、前段の入力レベル
が低い場合後段のドレイン電流は比較的小さくな
る。
〈実施例〉
以下、この発明を図示の実施例により詳細に説
明する。
明する。
第１図は同一の半導体基板上に形成された３段
増幅器の等価回路であり、１は初段の増幅段、２
は第２段目の増幅段、３は第３段目の増幅段、５
は初段の増幅段１と第２の増幅段２を結合する結
合コンデンサ、６は第２段の増幅段２と第３の増
幅段３を結合する結合コンデンサである。
増幅器の等価回路であり、１は初段の増幅段、２
は第２段目の増幅段、３は第３段目の増幅段、５
は初段の増幅段１と第２の増幅段２を結合する結
合コンデンサ、６は第２段の増幅段２と第３の増
幅段３を結合する結合コンデンサである。
上記各増幅段１，２，３はそれぞれFET７，
８，９を有しており、このFET７，８，９のソ
ース７１，８１，９１をアース１０，１０，１０
に接続している。また、上記FET７，８，９の
ドレイン７２，８２，９２をそれぞれ上記FET
７，８，９のゲート７３，８３，９３に帰還抵抗
１１，２１，３１および帰還容量１２，２２，３
２を介して接続している。上記ドレイン７２，８
２，９２にはそれぞれ0.2KΩのバイアス抵抗１
３，２３，３３を接続しており、上記ゲート７
３，８３，９３にはそれぞれ0.3KΩのバイアス抵
抗１４，２４，３４を接続している。
８，９を有しており、このFET７，８，９のソ
ース７１，８１，９１をアース１０，１０，１０
に接続している。また、上記FET７，８，９の
ドレイン７２，８２，９２をそれぞれ上記FET
７，８，９のゲート７３，８３，９３に帰還抵抗
１１，２１，３１および帰還容量１２，２２，３
２を介して接続している。上記ドレイン７２，８
２，９２にはそれぞれ0.2KΩのバイアス抵抗１
３，２３，３３を接続しており、上記ゲート７
３，８３，９３にはそれぞれ0.3KΩのバイアス抵
抗１４，２４，３４を接続している。
上記結合コンデンサ５，６および帰還容量１
２，２２，３２は金属／絶縁体／金属で構成され
たキヤパシタであり、上記バイアス抵抗１３，２
３，３３および１４，２４，３４はSiイオンを半
絶縁性GaAsに直接イオン注入するイオン注入法
により形成された抵抗層である。また、上記
FET７，８，９のチヤネルおよび帰還抵抗１１，
２１，３１は上記バイアス抵抗と同様イオン注入
法により形成されている。上記各FETのゲート
閾値電圧および上記各抵抗の抵抗値は、イオン注
入時のドーズ量や加速エネルギーにより制御可能
であり、上記各FETのゲート閾値電圧は−0.3V
から−0.4Vの間になるように制御されている。
また、上記FET７，８，９のゲート長は0.8μmと
短くしてカツトオフ周波数を高くし、電力利得を
高めると共に低雑音化を図つている。一方、上記
FET７，８，９のゲート幅はそれぞれ１mm，0.5
mm，0.5mmとしている。なお、上記FETのソース
およびドレインにはAu−Ge／Niを用い、ゲート
および配線にはTi／Auを用いている。
２，２２，３２は金属／絶縁体／金属で構成され
たキヤパシタであり、上記バイアス抵抗１３，２
３，３３および１４，２４，３４はSiイオンを半
絶縁性GaAsに直接イオン注入するイオン注入法
により形成された抵抗層である。また、上記
FET７，８，９のチヤネルおよび帰還抵抗１１，
２１，３１は上記バイアス抵抗と同様イオン注入
法により形成されている。上記各FETのゲート
閾値電圧および上記各抵抗の抵抗値は、イオン注
入時のドーズ量や加速エネルギーにより制御可能
であり、上記各FETのゲート閾値電圧は−0.3V
から−0.4Vの間になるように制御されている。
また、上記FET７，８，９のゲート長は0.8μmと
短くしてカツトオフ周波数を高くし、電力利得を
高めると共に低雑音化を図つている。一方、上記
FET７，８，９のゲート幅はそれぞれ１mm，0.5
mm，0.5mmとしている。なお、上記FETのソース
およびドレインにはAu−Ge／Niを用い、ゲート
および配線にはTi／Auを用いている。
上記構成からなる多段増幅器１０１は第２図に
示すように６ピンのTO−５パツケージ１００に
マウントされており、この多段増幅器１０１には
各増幅段１，２，３にはドレイン電圧を印加する
ドレイン端子１０２、初段の増幅段１に信号を印
加する入力端子１０３、第３段目の増幅段３から
の出力信号を取り出す出力端子１０４、各増幅段
１，２，３にそれぞれ独立にバイアス電圧を印加
する初段ゲートバイアス電圧印加端子１０５、第
２段ゲートバイアス電圧印加端子１０６、第３段
ゲートバイアス電圧印加端子１０７を設けてい
る。
示すように６ピンのTO−５パツケージ１００に
マウントされており、この多段増幅器１０１には
各増幅段１，２，３にはドレイン電圧を印加する
ドレイン端子１０２、初段の増幅段１に信号を印
加する入力端子１０３、第３段目の増幅段３から
の出力信号を取り出す出力端子１０４、各増幅段
１，２，３にそれぞれ独立にバイアス電圧を印加
する初段ゲートバイアス電圧印加端子１０５、第
２段ゲートバイアス電圧印加端子１０６、第３段
ゲートバイアス電圧印加端子１０７を設けてい
る。
上記多段増幅器１０１の周波数1GHzにおける
特性は、ドレイン電圧7.5V、回路電流40mAの時
に、雑音指数で2.5dB、電力利得25dB、入力定在
波比2.0、出力定在波比1.5であつた。また、周波
数1GHz、ドレイン電圧7.5V、回路電流40mAと
し各増幅段のゲート電圧Vg1，Vg2，Vg3を−
0.5Vとしたときの入力−出力特性は第３図の実
線で示すようになつた。この入力−出力特性の直
線性は出力が5dBmのときに1dB低下している。
すなわち、入力−出力特性の直線性が1dB低下す
る出力を飽和出力電力と定義すると、この場合の
飽和出力電力は5dBmとなる。上記ドレイン電圧
を7.5Vのまゝとし、各増幅段のゲート電圧Vg1，
Vg2，Vg3をそれぞれ−0.5V，−0.5V，−0.1Vとし
た時の入力−出力特性は第３図の一点鎖線で示す
ようになり飽和出力電力は10dBmと向上した。
このときの回路電流は50mAであり、また、雑音
特性の劣化は認められなかつた。
特性は、ドレイン電圧7.5V、回路電流40mAの時
に、雑音指数で2.5dB、電力利得25dB、入力定在
波比2.0、出力定在波比1.5であつた。また、周波
数1GHz、ドレイン電圧7.5V、回路電流40mAと
し各増幅段のゲート電圧Vg1，Vg2，Vg3を−
0.5Vとしたときの入力−出力特性は第３図の実
線で示すようになつた。この入力−出力特性の直
線性は出力が5dBmのときに1dB低下している。
すなわち、入力−出力特性の直線性が1dB低下す
る出力を飽和出力電力と定義すると、この場合の
飽和出力電力は5dBmとなる。上記ドレイン電圧
を7.5Vのまゝとし、各増幅段のゲート電圧Vg1，
Vg2，Vg3をそれぞれ−0.5V，−0.5V，−0.1Vとし
た時の入力−出力特性は第３図の一点鎖線で示す
ようになり飽和出力電力は10dBmと向上した。
このときの回路電流は50mAであり、また、雑音
特性の劣化は認められなかつた。
このように、各増幅段１，２，３のゲートバイ
アス抵抗をそれぞれ独立して接続して別々にゲー
トバイアスをかけているので、初段の入力レベル
が高い場合には、後段のFETのゲートバイアス
を正方向にずらすことにより、上記後段のFET
の電力利得を高め、入力−出力特性を改善するこ
とができる。また、初段のFET７のゲート幅に
対して後段のFET８，９のゲート幅を同一以下
にしているので、初段の入力レベルが低い場合に
は後段のFET８，９のゲートバイアス電圧を初
段のFET７のゲートバイアス電圧と同一以下に
することにより消費電力を低下させることができ
る。
アス抵抗をそれぞれ独立して接続して別々にゲー
トバイアスをかけているので、初段の入力レベル
が高い場合には、後段のFETのゲートバイアス
を正方向にずらすことにより、上記後段のFET
の電力利得を高め、入力−出力特性を改善するこ
とができる。また、初段のFET７のゲート幅に
対して後段のFET８，９のゲート幅を同一以下
にしているので、初段の入力レベルが低い場合に
は後段のFET８，９のゲートバイアス電圧を初
段のFET７のゲートバイアス電圧と同一以下に
することにより消費電力を低下させることができ
る。
なお、上記実施例の多段増幅器は各増幅段のゲ
ート電圧を制御することにより自動利得制御
（AGC）を行うことができ、また、電波受信機器
の設計に応じて入出力VSWRおよび雑音指数を
劣化させることなく電力利得を調整することがで
きる。
ート電圧を制御することにより自動利得制御
（AGC）を行うことができ、また、電波受信機器
の設計に応じて入出力VSWRおよび雑音指数を
劣化させることなく電力利得を調整することがで
きる。
〈発明の効果〉
以上より明らかなように、この発明の多段増幅
器は、初段の電界効果トランジスタのゲート幅に
対して後続する電界効果トランジスタのゲート幅
を同一にするかあるいは小さくし、上記各電界効
果トランジスタのゲート端子にそれぞれ独立にバ
イアス抵抗の一端を接続し、上記バイアス抵抗の
他端に、初段の入力レベルが高い場合には後段の
ゲートバイアスを電力利得を高める側へシフトさ
せる一方、初段の入力レベルが低い場合には後段
のゲートバイアスを初段のゲートバイアスと同じ
に保つか又は電力利得を下げる側へシフトさせる
ためのゲートバイアス電圧印加端子を設けている
ので、初段の入力レベルが高い場合における入力
−出力特性の直線性を改善することができ、ま
た、初段の入力レベルが低い場合に消費電力を小
さくすることができる。
器は、初段の電界効果トランジスタのゲート幅に
対して後続する電界効果トランジスタのゲート幅
を同一にするかあるいは小さくし、上記各電界効
果トランジスタのゲート端子にそれぞれ独立にバ
イアス抵抗の一端を接続し、上記バイアス抵抗の
他端に、初段の入力レベルが高い場合には後段の
ゲートバイアスを電力利得を高める側へシフトさ
せる一方、初段の入力レベルが低い場合には後段
のゲートバイアスを初段のゲートバイアスと同じ
に保つか又は電力利得を下げる側へシフトさせる
ためのゲートバイアス電圧印加端子を設けている
ので、初段の入力レベルが高い場合における入力
−出力特性の直線性を改善することができ、ま
た、初段の入力レベルが低い場合に消費電力を小
さくすることができる。
第１図はこの発明の一実施例の等価回路を示す
図、第２図は上記実施例の多段増幅器がTO−５
パツケージにマウントされた状態を示す図、第３
図は上記実施例における入力−出力特性を示す図
である。 １，２，３……増幅段、５，６……結合コンデ
ンサ、７，８，９……電界効果トランジスタ、１
０……アース、１１，２１，３１……帰還抵抗、
１２，２２，３２……帰還容量、１３，２３，３
３，１４，２４，３４……バイアス抵抗、７１，
８１，９１……ソース、７２，８２，９２……ド
レイン、７３，８３，９３……ゲート。
図、第２図は上記実施例の多段増幅器がTO−５
パツケージにマウントされた状態を示す図、第３
図は上記実施例における入力−出力特性を示す図
である。 １，２，３……増幅段、５，６……結合コンデ
ンサ、７，８，９……電界効果トランジスタ、１
０……アース、１１，２１，３１……帰還抵抗、
１２，２２，３２……帰還容量、１３，２３，３
３，１４，２４，３４……バイアス抵抗、７１，
８１，９１……ソース、７２，８２，９２……ド
レイン、７３，８３，９３……ゲート。
Claims (1)
- 【特許請求の範囲】 １ 同一の半導体基板上に形成された略同一のゲ
ート閾値電圧を有する３個以上の電界効果トラン
ジスタを備え、前段の電界効果トランジスタで増
幅された信号を結合コンデンサを介して次段の電
界効果トランジスタのゲートに印加し、上記各電
界効果トランジスタのゲートとドレインとの間に
帰還抵抗を接続して並列負帰還増幅段を構成した
多段増幅器において、 初段の電界効果トランジスタのゲート幅に対し
て後続する電界効果トランジスタのゲート幅を同
一にするかあるいは小さくし、 上記各電界効果トランジスタのゲート端子にそ
れぞれ独立にバイアス抵抗の一端を接続し、 上記バイアス抵抗の他端に、初段の入力レベル
が高い場合には後段のゲートバイアスを電力利得
を高める側へシフトさせる一方、初段の入力レベ
ルが低い場合には後段のゲートバイアスを初段の
ゲートバイアスと同じに保つか又は電力利得を下
げる側へシフトさせるためのゲートバイアス電圧
印加端子を設けたことを特徴とする多段増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16056887A JPS644107A (en) | 1987-06-25 | 1987-06-25 | Multi-stage amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16056887A JPS644107A (en) | 1987-06-25 | 1987-06-25 | Multi-stage amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS644107A JPS644107A (en) | 1989-01-09 |
| JPH0552087B2 true JPH0552087B2 (ja) | 1993-08-04 |
Family
ID=15717788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16056887A Granted JPS644107A (en) | 1987-06-25 | 1987-06-25 | Multi-stage amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS644107A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6253009A (ja) * | 1985-09-02 | 1987-03-07 | Hitachi Ltd | 通信装置 |
-
1987
- 1987-06-25 JP JP16056887A patent/JPS644107A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS644107A (en) | 1989-01-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |