JPH0552688B2 - - Google Patents
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- Publication number
- JPH0552688B2 JPH0552688B2 JP58224837A JP22483783A JPH0552688B2 JP H0552688 B2 JPH0552688 B2 JP H0552688B2 JP 58224837 A JP58224837 A JP 58224837A JP 22483783 A JP22483783 A JP 22483783A JP H0552688 B2 JPH0552688 B2 JP H0552688B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- transistor
- mos transistor
- output
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0021—Modifications of threshold
- H03K19/0027—Modifications of threshold in field effect transistor circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、論理集積回路の個々の端子の入力し
きい値を、駆動回路の出力レベルに合せて、自動
的に最適値に設定する機能を備えた入力回路に関
する。
きい値を、駆動回路の出力レベルに合せて、自動
的に最適値に設定する機能を備えた入力回路に関
する。
現在、論理集積回路の内部構成には、T2L，
ECL，CMOS等の種類があるが、これ等の出力
回路は、本来全体の論理回路が同一の内部構成を
もつ論理集積回路で設計されることを前提として
いるために、個々の内部構成において最適なレベ
ルを持つ様設計されている。
ECL，CMOS等の種類があるが、これ等の出力
回路は、本来全体の論理回路が同一の内部構成を
もつ論理集積回路で設計されることを前提として
いるために、個々の内部構成において最適なレベ
ルを持つ様設計されている。
従つて、大型システムの設計等において、内部
構成の異なる論理集積回路を組合せて使用するに
は、２者間にレベル変換回路をそう入するか、ま
たは新たに論理集積回路を設計する時点で駆動レ
ベルに合せて個々の入力回路を設計するか、駆動
レベルを変更ならしめるために制御端子を設ける
必要がある。
構成の異なる論理集積回路を組合せて使用するに
は、２者間にレベル変換回路をそう入するか、ま
たは新たに論理集積回路を設計する時点で駆動レ
ベルに合せて個々の入力回路を設計するか、駆動
レベルを変更ならしめるために制御端子を設ける
必要がある。
しかし、従来の方法は、前者では部品の追加が
必要であり、後者では駆動レベルに変更が生じた
場合新たに回路を設計し直す必要があり、制御端
子を設ける方法では論理集積回路の端子数が増加
してしまうという欠点があつた。
必要であり、後者では駆動レベルに変更が生じた
場合新たに回路を設計し直す必要があり、制御端
子を設ける方法では論理集積回路の端子数が増加
してしまうという欠点があつた。
本発明の目的は、この問題を解決し、駆動レベ
ルの変更に応じて入力回路のしきい値を変更可能
な入力回路を提供することにある。
ルの変更に応じて入力回路のしきい値を変更可能
な入力回路を提供することにある。
すなわち、本発明による入力回路は、少数のト
ランジスタを追加し、駆動レベルを判定し、この
判定で入力のしきい値を制御することで、部品の
追加、回路の設計変更、制御端子の増加をするこ
となく、上述の問題を解決したものである。
ランジスタを追加し、駆動レベルを判定し、この
判定で入力のしきい値を制御することで、部品の
追加、回路の設計変更、制御端子の増加をするこ
となく、上述の問題を解決したものである。
以下、本発明をその実施例により、図面を参照
して詳細に説明する。
して詳細に説明する。
１図は本発明の一実施例による入力回路であ
る。すなわち、入力端子１をMOSトランジスタ
２，３と、トランジスタ９のドレインならびに
HTインバータ６の入力に接続する。MOSトラ
ンジスタ２，３のドレインは、MOSトランジス
タ４のドレインに接続され、さらにインバータ５
の入力に接続されている。また、HTインバータ
６の出力はNANDゲート７の入力に接続され、
NANDゲート７の出力はNANDゲート８の入力
に接続される。ここでNANDゲート８の他方の
入力は電源投入時のリセツト回路に接続されてい
る。さらにNANDゲート８の出力は、インバー
タ１１の入力ならびにトランジスタ９のゲートに
接続され、インバータ１１の出力はトランジスタ
１０のゲートに接続されており、トランジスタ９
のソース、トランジスタ１０のドレインは接続さ
れて、さらにトランジスタ４のゲートに接続され
ている。
る。すなわち、入力端子１をMOSトランジスタ
２，３と、トランジスタ９のドレインならびに
HTインバータ６の入力に接続する。MOSトラ
ンジスタ２，３のドレインは、MOSトランジス
タ４のドレインに接続され、さらにインバータ５
の入力に接続されている。また、HTインバータ
６の出力はNANDゲート７の入力に接続され、
NANDゲート７の出力はNANDゲート８の入力
に接続される。ここでNANDゲート８の他方の
入力は電源投入時のリセツト回路に接続されてい
る。さらにNANDゲート８の出力は、インバー
タ１１の入力ならびにトランジスタ９のゲートに
接続され、インバータ１１の出力はトランジスタ
１０のゲートに接続されており、トランジスタ９
のソース、トランジスタ１０のドレインは接続さ
れて、さらにトランジスタ４のゲートに接続され
ている。
第１図の動作を第２図のタイムチヤートを使つ
て説明する。まず、電源が投入された時間ａで、
NANDゲート８の出力は“Ｈ”NANDゲート７
の出力は“Ｌ”に設定される。従つて、トランジ
スタ９はONし、トランジスタ１０はOFFしてい
るため、トランジスタ４のゲートはトランジスタ
３と等しく、駆動レベルに追従してレベルが動く
様になつている。時間ｂでは、まず駆動レベルが
１の場合に示すとおり、HTインバータのしきい
に値を起えるとNANDゲート７の出力は、Ｌ→
Ｈに変化し、さらにNANDゲート８の出力はＨ
→Ｌと変化する。これを受けてトランジスタ９は
OFFし、トランジスタ１０がONすることでトラ
ンジスタ４の入力はGNDレベルに固定され駆動
レベルに不感となる。次に駆動レベルが２の場合
には、HTインバータの出力は変化しないので、
トランジスタ４のゲートレベルは時間ａの場合と
同じく、駆動レベルに追従し動く。
て説明する。まず、電源が投入された時間ａで、
NANDゲート８の出力は“Ｈ”NANDゲート７
の出力は“Ｌ”に設定される。従つて、トランジ
スタ９はONし、トランジスタ１０はOFFしてい
るため、トランジスタ４のゲートはトランジスタ
３と等しく、駆動レベルに追従してレベルが動く
様になつている。時間ｂでは、まず駆動レベルが
１の場合に示すとおり、HTインバータのしきい
に値を起えるとNANDゲート７の出力は、Ｌ→
Ｈに変化し、さらにNANDゲート８の出力はＨ
→Ｌと変化する。これを受けてトランジスタ９は
OFFし、トランジスタ１０がONすることでトラ
ンジスタ４の入力はGNDレベルに固定され駆動
レベルに不感となる。次に駆動レベルが２の場合
には、HTインバータの出力は変化しないので、
トランジスタ４のゲートレベルは時間ａの場合と
同じく、駆動レベルに追従し動く。
以上に述べた事から、トランジスタ４がトラン
ジスタ３にパラレルに入るか入らないかにより、
入力回路としてのしきい値は図２の如く変化し、
駆動レベルに対し最適値をとるものである。
ジスタ３にパラレルに入るか入らないかにより、
入力回路としてのしきい値は図２の如く変化し、
駆動レベルに対し最適値をとるものである。
以上の様に本発明による入力回路は、駆動回路
が種々変化する可能性があるシステムにおいて、
常に最適な入力のしきい値を得るうえで有効な手
段である。
が種々変化する可能性があるシステムにおいて、
常に最適な入力のしきい値を得るうえで有効な手
段である。
また本発明では、２種類の入力レベルについて
の一回路例を示したが、これは便宜上のものであ
り、よつて本発明として回路構成、レベルの種類
を規定するものではない。
の一回路例を示したが、これは便宜上のものであ
り、よつて本発明として回路構成、レベルの種類
を規定するものではない。
第１図は本発明の一実施例を示す回路図、第２
図は第１図における各部のタイミングチヤートで
ある。 １……入力端子、２，３，４，６，９……
MOSトランジスタ、５，１１……インバータ、
６……HTインバータ、７，８……NANDゲー
ト。
図は第１図における各部のタイミングチヤートで
ある。 １……入力端子、２，３，４，６，９……
MOSトランジスタ、５，１１……インバータ、
６……HTインバータ、７，８……NANDゲー
ト。
Claims (1)
- １ 個々独立の複数の駆動回路出力が入力される
入力端子に接続された第１及び第２のMOSトラ
ンジスタと、前記第２のMOSトランジスタとソ
ース、ドレインが並列に接続された第３のMOS
トランジスタと、この第３のMOSトランジスタ
のゲートと前記第２のMOSトランジスタのゲー
トとの間に介挿された第４のMOSトランジスタ
と、前記第３のMOSトランジスタのゲートと固
定電位との間に接続された第５のMOSトランジ
スタと、前記入力端子に接続されてそのしきい値
が前記駆動回路出力の出力レベル間の値に設定さ
れたインバータと、このインバータ出力によつて
動作状態が決定され、その出力が前記第４及び第
５のMOSトランジスタを選択的にオン動作させ
るラツチ回路とを備え、前記駆動回路出力のレベ
ルに応じて最適しきい値を選択するように構成し
たことを特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224837A JPS60117820A (ja) | 1983-11-29 | 1983-11-29 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224837A JPS60117820A (ja) | 1983-11-29 | 1983-11-29 | 入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60117820A JPS60117820A (ja) | 1985-06-25 |
| JPH0552688B2 true JPH0552688B2 (ja) | 1993-08-06 |
Family
ID=16819950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58224837A Granted JPS60117820A (ja) | 1983-11-29 | 1983-11-29 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117820A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276319A (ja) * | 1985-09-27 | 1987-04-08 | Nec Corp | 半導体集積回路装置 |
| US5612630A (en) * | 1995-12-19 | 1997-03-18 | Micron Technology, Inc. | Asynchronous self-adjusting input circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5385133A (en) * | 1976-12-30 | 1978-07-27 | Matsushita Electric Works Ltd | General-purpose interface circuit for digital signal |
| JPS55141825A (en) * | 1979-04-24 | 1980-11-06 | Fujitsu Ltd | Cmos output circuit |
| JPS5710533A (en) * | 1980-06-23 | 1982-01-20 | Nec Corp | Logical circuit |
| JPS58137328A (ja) * | 1982-02-10 | 1983-08-15 | Nec Corp | 入力回路 |
| JPS5942646U (ja) * | 1982-09-09 | 1984-03-19 | 日本電気株式会社 | 入力回路 |
-
1983
- 1983-11-29 JP JP58224837A patent/JPS60117820A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60117820A (ja) | 1985-06-25 |
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