JPH0554640A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0554640A JPH0554640A JP3209033A JP20903391A JPH0554640A JP H0554640 A JPH0554640 A JP H0554640A JP 3209033 A JP3209033 A JP 3209033A JP 20903391 A JP20903391 A JP 20903391A JP H0554640 A JPH0554640 A JP H0554640A
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- JP
- Japan
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- memory cells
- semiconductor memory
- output bus
- address
- circuit
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 239000011159 matrix material Substances 0.000 claims description 3
- 230000032683 aging Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】バーン・イン・テストにおける全メモリセリに
対する動作確認を確実に行い製品の品質を保証し、かつ
高速化をはかる。 【構成】外部からの複数の制御信号が所定のレベル関係
になったっとき１パルスの判定信号Φを発生するモード
・判定回路１１を設ける。この判定信号Φによりすべて
のビット線ＢＬをデータ入出力線と接続する一括選択回
路１２を設ける。
対する動作確認を確実に行い製品の品質を保証し、かつ
高速化をはかる。 【構成】外部からの複数の制御信号が所定のレベル関係
になったっとき１パルスの判定信号Φを発生するモード
・判定回路１１を設ける。この判定信号Φによりすべて
のビット線ＢＬをデータ入出力線と接続する一括選択回
路１２を設ける。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にバーン・イン・テスト（Ｂｕｒｎ ＩｎＴｅｓｔ）
が実施される半導体記憶装置に関する。
特にバーン・イン・テスト（Ｂｕｒｎ ＩｎＴｅｓｔ）
が実施される半導体記憶装置に関する。
【０００２】
【従来の技術】従来のこの種の半導体記憶装置の一例を
図５に示す。
図５に示す。
【０００３】この半導体記憶装置は、行方向，列方向に
マトリクス状に配列された複数のメモリセル、これらメ
モリセルを行方向に所定の単位で選択状態とする複数の
ワード線ＷＬ、及び前記複数のメモリセルの所定の単位
の列方向のメモリセルとそれぞれ接続し選択状態のメモ
リセルのデータを伝達する複数のビット線ＢＬを備えた
メモリセルアレイ１と、外部からのアドレス信号Ａ０〜
Ａｎに従って複数のワード線ＷＬのうちの所定のものを
選択レベルにする一方、ＣＢＲ判定回路７，ＣＢＲカウ
ンタ８と共にアドレス信号Ａ０〜Ａｎとは別の内部アド
レス信号を順次発生し各ワード線ＷＬを順次選択レベル
とするアドレスバッファ回路３及び行デコーダ４と、行
アドレス系を制御するＲＡＳ系制御回路２と、特定の条
件のときアドレスバッファ回路３と共に順次内部アドレ
ス信号を発生するＣＢＲ判定回路７（ＣＢＲはＣＡＳ
ＢｅｆｏｒｅＲＡＳの略語）及びＣＢＲカウンタ８と、
外部からのアドレス信号Ａ０〜Ａｎにより複数のビット
線ＢＬのうちの所定のものをデータ入出力バスに接続す
る列デコーダ６及び入出力バス・列スイッチ回路９と、
列アドレス系を制御するＣＡＳ系制御回路５と、データ
入出力バスと外部回路とのデータの伝達を行う入出力回
路１０とを有する構成となっている。
マトリクス状に配列された複数のメモリセル、これらメ
モリセルを行方向に所定の単位で選択状態とする複数の
ワード線ＷＬ、及び前記複数のメモリセルの所定の単位
の列方向のメモリセルとそれぞれ接続し選択状態のメモ
リセルのデータを伝達する複数のビット線ＢＬを備えた
メモリセルアレイ１と、外部からのアドレス信号Ａ０〜
Ａｎに従って複数のワード線ＷＬのうちの所定のものを
選択レベルにする一方、ＣＢＲ判定回路７，ＣＢＲカウ
ンタ８と共にアドレス信号Ａ０〜Ａｎとは別の内部アド
レス信号を順次発生し各ワード線ＷＬを順次選択レベル
とするアドレスバッファ回路３及び行デコーダ４と、行
アドレス系を制御するＲＡＳ系制御回路２と、特定の条
件のときアドレスバッファ回路３と共に順次内部アドレ
ス信号を発生するＣＢＲ判定回路７（ＣＢＲはＣＡＳ
ＢｅｆｏｒｅＲＡＳの略語）及びＣＢＲカウンタ８と、
外部からのアドレス信号Ａ０〜Ａｎにより複数のビット
線ＢＬのうちの所定のものをデータ入出力バスに接続す
る列デコーダ６及び入出力バス・列スイッチ回路９と、
列アドレス系を制御するＣＡＳ系制御回路５と、データ
入出力バスと外部回路とのデータの伝達を行う入出力回
路１０とを有する構成となっている。
【０００４】次にこの半導体記憶装置の動作について説
明する。図６はこの半導体記憶装置の動作を説明するた
めの各部信号のタイミング図である。
明する。図６はこの半導体記憶装置の動作を説明するた
めの各部信号のタイミング図である。
【０００５】半導体記憶装置のバーン・イン・テスト
（以下、ＢＴという）エージング工程においては、外部
データ“０”もしくは、“１”のデータの書込み動作を
０番地のメモリセルより最終番地のメモリセルまで行う
（以下０／１ライトスキャンと呼ぶ）方法がとられてい
る。通常はかかる０／１ライトスキャン動作を、プログ
ラムで一定の時間設定し、連続して行う。
（以下、ＢＴという）エージング工程においては、外部
データ“０”もしくは、“１”のデータの書込み動作を
０番地のメモリセルより最終番地のメモリセルまで行う
（以下０／１ライトスキャンと呼ぶ）方法がとられてい
る。通常はかかる０／１ライトスキャン動作を、プログ
ラムで一定の時間設定し、連続して行う。
【０００６】どの番地のメモリセルにデータを書込むか
は、図６に示すように、ローアドレスストローブ信号Ｒ
ＡＳの立下りで取込んだ外部からのアドレス信号Ａ０〜
Ａｎより内部行アドレスＡＸをラッチし、カラムアドレ
スストローブ信号ＣＡＳの立下りで取込んだアドレス信
号Ａ０〜Ａｎより内部列アドレスＡＹをラッチし、これ
ら内部アドレス（ＡＸ，ＡＹ）と対応するメモリセルを
選択する。
は、図６に示すように、ローアドレスストローブ信号Ｒ
ＡＳの立下りで取込んだ外部からのアドレス信号Ａ０〜
Ａｎより内部行アドレスＡＸをラッチし、カラムアドレ
スストローブ信号ＣＡＳの立下りで取込んだアドレス信
号Ａ０〜Ａｎより内部列アドレスＡＹをラッチし、これ
ら内部アドレス（ＡＸ，ＡＹ）と対応するメモリセルを
選択する。
【０００７】外部からの書込み用の外部データＤｉｎの
“０”もしくは“１”は、入出力回路１０によりラッチ
した後、入出力バス・列スイッチ回路９のデータ入出力
バスに伝えられる。
“０”もしくは“１”は、入出力回路１０によりラッチ
した後、入出力バス・列スイッチ回路９のデータ入出力
バスに伝えられる。
【０００８】一方、アドレスバッファ回路３によって取
込まれた、内部行アドレスＡＸ，内部列アドレスＡＹは
それぞれ行デコーダ４，列デコーダ６によってワード線
ＷＬ，ビット線ＢＬが１本ずつ選択され、データ入出力
バス上の書込み用データＤｉｎはビット線ＢＬを介して
メモリセルのキャパシタへ電荷として蓄積される。基本
的には、ローアドレスストローブ信号ＲＡＳ，カラムア
ドレスストローブ信号ＣＡＳの１つのサイクルで１つの
メモリセルへアクセスするような構成となっている。
込まれた、内部行アドレスＡＸ，内部列アドレスＡＹは
それぞれ行デコーダ４，列デコーダ６によってワード線
ＷＬ，ビット線ＢＬが１本ずつ選択され、データ入出力
バス上の書込み用データＤｉｎはビット線ＢＬを介して
メモリセルのキャパシタへ電荷として蓄積される。基本
的には、ローアドレスストローブ信号ＲＡＳ，カラムア
ドレスストローブ信号ＣＡＳの１つのサイクルで１つの
メモリセルへアクセスするような構成となっている。
【０００９】また、一般に、ダイナミック型の半導体記
憶装置のメモリセルはキャパシタを備えており、このキ
ャパシタに電荷を蓄積することによっての役割を果たす
が、キャパシタに蓄積された電荷は自然放電で減少する
ため、これを補うためにいわゆるリフレッシュ動作が必
要となる。
憶装置のメモリセルはキャパシタを備えており、このキ
ャパシタに電荷を蓄積することによっての役割を果たす
が、キャパシタに蓄積された電荷は自然放電で減少する
ため、これを補うためにいわゆるリフレッシュ動作が必
要となる。
【００１０】リフレッシュ方式としては、半導体記憶装
置のＩＣチップの外部からリフレッシュ・アドレスを与
えるのではなく、ＩＣチップに内蔵したＣＢＲ判定回路
７に外部から信号を与えることにより所定のクロック信
号を発生させ、このクロック信号をＣＢＲカウンタ８に
入力し、ＩＣチップ内部でリフレッシュ・アドレスを発
生しそれを取込んでリフレッシュする方式がある。これ
をＣＢＲリフレッシュと呼ぶが、このリフレッシュ方式
はローアドレスストローブ信号ＲＡＳ降下時カラムアド
レスストローブ信号ＣＡＳが低レベルであれば実現でき
る。
置のＩＣチップの外部からリフレッシュ・アドレスを与
えるのではなく、ＩＣチップに内蔵したＣＢＲ判定回路
７に外部から信号を与えることにより所定のクロック信
号を発生させ、このクロック信号をＣＢＲカウンタ８に
入力し、ＩＣチップ内部でリフレッシュ・アドレスを発
生しそれを取込んでリフレッシュする方式がある。これ
をＣＢＲリフレッシュと呼ぶが、このリフレッシュ方式
はローアドレスストローブ信号ＲＡＳ降下時カラムアド
レスストローブ信号ＣＡＳが低レベルであれば実現でき
る。
【００１１】
【発明が解決しようとする課題】一般にＢＴエージング
工程に用いるＢＴ炉においては、一度に数千個ないし数
万個の半導体記憶装置を入力して試験する。従って、１
枚のＢＴボード上にも数十個ないし数百個の半導体記憶
装置が実装されることになる。よってこれら半導体記憶
装置をドライブするドライバの負荷が重くなり、パルス
信号の立上り時間、立下り時間が長くなってしまう。図
６に示すように、ＢＴ装置のアドレス信号ＡＤは行アド
レスＡＸと列アドレスＡＹを切換えているが、負荷が重
すぎたり、信号のスキューずれ、また、高速サイクルで
ＢＴを行うとき、通常定義しているカラムアドレススト
ローブ信号ＣＡＳに対する列アドレスをラッチできず、
半導体記憶装置の全ビットについて確実にＢＴが行われ
なくなり、製品の品質に影響するという問題点がある。
工程に用いるＢＴ炉においては、一度に数千個ないし数
万個の半導体記憶装置を入力して試験する。従って、１
枚のＢＴボード上にも数十個ないし数百個の半導体記憶
装置が実装されることになる。よってこれら半導体記憶
装置をドライブするドライバの負荷が重くなり、パルス
信号の立上り時間、立下り時間が長くなってしまう。図
６に示すように、ＢＴ装置のアドレス信号ＡＤは行アド
レスＡＸと列アドレスＡＹを切換えているが、負荷が重
すぎたり、信号のスキューずれ、また、高速サイクルで
ＢＴを行うとき、通常定義しているカラムアドレススト
ローブ信号ＣＡＳに対する列アドレスをラッチできず、
半導体記憶装置の全ビットについて確実にＢＴが行われ
なくなり、製品の品質に影響するという問題点がある。
【００１２】特に今後はＢＴのサイクルタイムを高速化
して加速し、製品の品質を高めようとする傾向にあるた
め、上述した問題はなおさらである。高速サイクルにす
ると、アドレス信号の波形な立上り，立下り時間は致命
的欠点となる。
して加速し、製品の品質を高めようとする傾向にあるた
め、上述した問題はなおさらである。高速サイクルにす
ると、アドレス信号の波形な立上り，立下り時間は致命
的欠点となる。
【００１３】
【課題を解決するための手段】本発明の半導体記憶装置
は、行方向，列方向にマトリクス状に配列された複数の
メモリセル、これらメモリセルを行方向に所定の単位で
選択状態とする複数のワード線、及び前記複数のメモリ
セルの所定の単位の列方向のメモリセルとそれぞれ接続
し選択状態のメモリセルのデータを伝達する複数のビッ
ト線を備えたメモリセルアレイと、データ入出力バス
と、前記複数のビット線のうちの所定のビット線を選択
して前記データ入出力バスに接続するビット線選択回路
と、外部からの複数の制御信号が予め設定されたレベル
関係にあるとき所定のパルス幅の判定信号を発生するモ
ード判定回路と、前記判定信号により前記複数のビット
線を全て前記データ入出力バスに接続する一括選択手段
とを有している。
は、行方向，列方向にマトリクス状に配列された複数の
メモリセル、これらメモリセルを行方向に所定の単位で
選択状態とする複数のワード線、及び前記複数のメモリ
セルの所定の単位の列方向のメモリセルとそれぞれ接続
し選択状態のメモリセルのデータを伝達する複数のビッ
ト線を備えたメモリセルアレイと、データ入出力バス
と、前記複数のビット線のうちの所定のビット線を選択
して前記データ入出力バスに接続するビット線選択回路
と、外部からの複数の制御信号が予め設定されたレベル
関係にあるとき所定のパルス幅の判定信号を発生するモ
ード判定回路と、前記判定信号により前記複数のビット
線を全て前記データ入出力バスに接続する一括選択手段
とを有している。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１５】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【００１６】この実施例が図５に示された従来の半導体
記憶装置と相違する点は、外部からの複数の制御信号が
予め設定されたレベル関係にあるとき所定のパルス幅の
判定信号Φにより複数のビット線ＢＬを全て入出力バス
・列スイッチ回路９のデータ入出力バスに接続する一括
選択回路１２とを設けた点にある。なお、一括選択回路
１２は図２に示すような構成となっている。
記憶装置と相違する点は、外部からの複数の制御信号が
予め設定されたレベル関係にあるとき所定のパルス幅の
判定信号Φにより複数のビット線ＢＬを全て入出力バス
・列スイッチ回路９のデータ入出力バスに接続する一括
選択回路１２とを設けた点にある。なお、一括選択回路
１２は図２に示すような構成となっている。
【００１７】次にこの実施例の動作について説明する。
図３（Ａ），（Ｂ）はこの実施例の動作を説明するため
の各部信号のタイミング図である。
図３（Ａ），（Ｂ）はこの実施例の動作を説明するため
の各部信号のタイミング図である。
【００１８】図３の期間Ｔ１はこの実施例におけるＣＢ
Ｒエージングモードセットサイクルである。
Ｒエージングモードセットサイクルである。
【００１９】ローアドレスストローブ信号ＲＡＳ降下
時、カラムアドレスストローブ信号ＣＡＳ，書込み信号
ＷＥを低レベルにして、外部からのアドレス信号Ａ０〜
Ａｎの入力端子のうちの１つに通常の動作電圧範囲を越
える高い電圧ＨＶを印加してエントリーする。上述した
サイクルを実行することによって、ＣＢＲ判定回路７が
その情報をラッチして期間Ｔ２のサイクルを行うことに
より判定信号Φを制御する仕組みになっている。
時、カラムアドレスストローブ信号ＣＡＳ，書込み信号
ＷＥを低レベルにして、外部からのアドレス信号Ａ０〜
Ａｎの入力端子のうちの１つに通常の動作電圧範囲を越
える高い電圧ＨＶを印加してエントリーする。上述した
サイクルを実行することによって、ＣＢＲ判定回路７が
その情報をラッチして期間Ｔ２のサイクルを行うことに
より判定信号Φを制御する仕組みになっている。
【００２０】すなわち、ＣＢＲエージングモードをセッ
トした後、期間Ｔ２においてはＣＢＲリフレッシュ方式
によりワード線ＷＬの一本が選択され高レベルとなり、
このとき、判定信号Φがワンショットの高レベルパルス
を出力するので、入出力バス・列スイッチ回路９はすべ
てのビット線ＢＬを選択してデータ入出力バス上にある
データをこれらビット線ＢＬに伝達し、選択レベルのワ
ード線ＷＬと接続するすべてのメモリセルにデータが書
込まれる。
トした後、期間Ｔ２においてはＣＢＲリフレッシュ方式
によりワード線ＷＬの一本が選択され高レベルとなり、
このとき、判定信号Φがワンショットの高レベルパルス
を出力するので、入出力バス・列スイッチ回路９はすべ
てのビット線ＢＬを選択してデータ入出力バス上にある
データをこれらビット線ＢＬに伝達し、選択レベルのワ
ード線ＷＬと接続するすべてのメモリセルにデータが書
込まれる。
【００２１】このＣＢＲリフレッシュ動作を、ワード線
ＷＬの数だけ行えばメモリセルアレイ１のメモリセルの
すべてにデータを書込むことが可能となる。
ＷＬの数だけ行えばメモリセルアレイ１のメモリセルの
すべてにデータを書込むことが可能となる。
【００２２】しかるのち、期間Ｔ３において、ＲＡＳオ
ンリーリフレッシュサイクルを実行してＣＢＲエージン
グモードをリセットする。
ンリーリフレッシュサイクルを実行してＣＢＲエージン
グモードをリセットする。
【００２３】このように、一本のワード線ＷＬと接続す
るすべてのメモリセルを同時に選択してデータを書込む
ので、列アドレスのセットアップ期間（Ｔａｓｃ）に十
分余裕を持たせることができ、しかも一本のワード線Ｗ
Ｌに対して一度で済むので、全メモリセルに対して確実
にＢＴを行うことができて製品の品質を保証することが
でき、また高速化が可能となる。
るすべてのメモリセルを同時に選択してデータを書込む
ので、列アドレスのセットアップ期間（Ｔａｓｃ）に十
分余裕を持たせることができ、しかも一本のワード線Ｗ
Ｌに対して一度で済むので、全メモリセルに対して確実
にＢＴを行うことができて製品の品質を保証することが
でき、また高速化が可能となる。
【００２４】図４は本発明の第２の実施例を示すブロッ
ク図である。
ク図である。
【００２５】この実施例は、期間Ｔ２に外部からのアド
レス信号Ａ０〜Ａｎを取込んで内部行アドレスＡＸとし
てワード線ＷＬを選択する以外は第１の実施例と基本的
には同様であり、第１の実施例と同様の効果を有する。
レス信号Ａ０〜Ａｎを取込んで内部行アドレスＡＸとし
てワード線ＷＬを選択する以外は第１の実施例と基本的
には同様であり、第１の実施例と同様の効果を有する。
【００２６】
【発明の効果】以上説明したように本発明は、外部から
の複数の制御信号が所定のレベル関係になったとき１パ
ルスの判定信号を発生するモード判定回路を設け、この
判定信号によりすべてのビット線をデータ入出力線と接
続する一括選択回路を設けた構成とすることにより、Ｂ
Ｔ時、一本のワード線と接続するすべてのメモリセルを
選択状態としてデータの書込みができるので、列アドレ
スのセットアップ時間に十分余裕を持たせることがで
き、かつ一本のワード線に対して一度のセットアップで
済むので、全メモリセルに対して確実にＢＴを行うこと
ができて製品の品質を保証することができ、しかも高速
化できるという効果がある。
の複数の制御信号が所定のレベル関係になったとき１パ
ルスの判定信号を発生するモード判定回路を設け、この
判定信号によりすべてのビット線をデータ入出力線と接
続する一括選択回路を設けた構成とすることにより、Ｂ
Ｔ時、一本のワード線と接続するすべてのメモリセルを
選択状態としてデータの書込みができるので、列アドレ
スのセットアップ時間に十分余裕を持たせることがで
き、かつ一本のワード線に対して一度のセットアップで
済むので、全メモリセルに対して確実にＢＴを行うこと
ができて製品の品質を保証することができ、しかも高速
化できるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１に示された実施例の一括選択回路の具体例
を示す回路図である。
を示す回路図である。
【図３】図１に示された実施例の動作を説明するための
各部信号のタイミング図である。
各部信号のタイミング図である。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
【図５】従来の半導体記憶装置の一例を示すブロック図
である。
である。
【図６】図５に示された半導体記憶装置の動作を説明す
るための各部信号のタイミング図である。
るための各部信号のタイミング図である。
１ メモリセルアレイ ２ ＲＡＳ系制御回路 ３ アドレスバッファ回路 ４ 行デコーダ ５ ＣＡＳ系制御回路 ６ 列デコーダ ７ ＣＢＲ判定回路 ８ ＣＢＲカウンタ ９ 入出力バス・列スイッチ回路 １０ 入出力回路 １１，１１ａ エージングモード判定回路 １２ 一括選択回路 ＢＬ ビット線 ＷＬ ワード線
Claims (2)
- 【請求項１】 行方向，列方向にマトリクス状に配列さ
れた複数のメモリセル、これらメモリセルを行方向に所
定の単位で選択状態とする複数のワード線、及び前記複
数のメモリセルの所定の単位の列方向のメモリセルとそ
れぞれ接続し選択状態のメモリセルのデータを伝達する
複数のビット線を備えたメモリセルアレイと、データ入
出力バスと、前記複数のビット線のうちの所定のビット
線を選択して前記データ入出力バスに接続するビット線
選択回路と、外部からの複数の制御信号が予め設定され
たレベル関係にあるとき所定のパルス幅の判定信号を発
生するモード判定回路と、前記判定信号により前記複数
のビット線を全て前記データ入出力バスに接続する一括
選択手段とを有することを特徴とする半導体記憶装置。 - 【請求項２】 外部からのアドレス信号とは別に順次内
部アドレス信号を発生する内部アドレス信号発生手段を
設け、前記内部アドレス信号により各ワード線を順次選
択レベルにするようにした請求項１記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209033A JPH0554640A (ja) | 1991-08-21 | 1991-08-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209033A JPH0554640A (ja) | 1991-08-21 | 1991-08-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0554640A true JPH0554640A (ja) | 1993-03-05 |
Family
ID=16566146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3209033A Pending JPH0554640A (ja) | 1991-08-21 | 1991-08-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0554640A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100378639B1 (ko) * | 2000-06-27 | 2003-03-31 | 김회곤 | 거푸집 고정구 |
| CN111954905A (zh) * | 2018-02-23 | 2020-11-17 | 美光科技公司 | 用于时钟的负载循环失真校正的设备及方法 |
| US11894044B2 (en) | 2018-11-21 | 2024-02-06 | Micron Technology, Inc. | Apparatuses and methods for a multi-bit duty cycle monitor |
| US11908544B2 (en) | 2018-05-29 | 2024-02-20 | Lodestar Licensing Group Llc | Apparatuses and methods for setting a duty cycle adjuster for improving clock duty cycle |
| US11955977B2 (en) | 2018-11-21 | 2024-04-09 | Micron Technology, Inc. | Apparatuses and methods for duty cycle adjustment of a semiconductor device |
-
1991
- 1991-08-21 JP JP3209033A patent/JPH0554640A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100378639B1 (ko) * | 2000-06-27 | 2003-03-31 | 김회곤 | 거푸집 고정구 |
| CN111954905A (zh) * | 2018-02-23 | 2020-11-17 | 美光科技公司 | 用于时钟的负载循环失真校正的设备及方法 |
| CN111954905B (zh) * | 2018-02-23 | 2024-03-12 | 美光科技公司 | 用于时钟的负载循环失真校正的设备及方法 |
| US11908544B2 (en) | 2018-05-29 | 2024-02-20 | Lodestar Licensing Group Llc | Apparatuses and methods for setting a duty cycle adjuster for improving clock duty cycle |
| US12033720B2 (en) | 2018-05-29 | 2024-07-09 | Micron Technology, Inc. | Apparatuses and methods for setting a duty cycle adjuster for improving clock duty cycle |
| US12125558B2 (en) | 2018-05-29 | 2024-10-22 | Micron Technology, Inc. | Apparatuses and methods for setting a duty cycle adjuster for improving clock duty cycle |
| US12586621B2 (en) | 2018-05-29 | 2026-03-24 | Lodestar Licensing Group Llc | Apparatuses and methods for setting a duty cycle adjuster for improving clock duty cycle |
| US11894044B2 (en) | 2018-11-21 | 2024-02-06 | Micron Technology, Inc. | Apparatuses and methods for a multi-bit duty cycle monitor |
| US11955977B2 (en) | 2018-11-21 | 2024-04-09 | Micron Technology, Inc. | Apparatuses and methods for duty cycle adjustment of a semiconductor device |
| US12573443B2 (en) | 2018-11-21 | 2026-03-10 | Lodestar Licensing Group Llc | Apparatuses and methods for a multi-bit duty cycle monitor |
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