JPH0555429A - Lead frame for semiconductor device - Google Patents
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- JPH0555429A JPH0555429A JP21357991A JP21357991A JPH0555429A JP H0555429 A JPH0555429 A JP H0555429A JP 21357991 A JP21357991 A JP 21357991A JP 21357991 A JP21357991 A JP 21357991A JP H0555429 A JPH0555429 A JP H0555429A
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Abstract
(57)【要約】 （修正有）
【目的】 優れた耐食性を確保し、半導体の信頼性を大
幅に向上させることができる。
【構成】 リードフレーム素材にＣｕ系めっき層１５を
有し、その上層にＮｉ系めっき層９を有し、さらにリー
ドフレームの少なくともインナーリード部５とアウター
リード部にＰｄめっきまたはＰｄ合金めっき層１６を有
することにより、従来構造のＰｄめっきまたはＰｄ合金
めっきリードフレームに比べ耐食性が数段良好となり、
半導体信頼性を大幅に向上させたものである。
(57) [Summary] (Modified) [Purpose] Excellent corrosion resistance can be secured and semiconductor reliability can be greatly improved. [Structure] A lead frame material has a Cu-based plating layer 15, an Ni-based plating layer 9 thereon, and at least an inner lead portion 5 and an outer lead portion of the lead frame are Pd-plated or Pd-alloy plated layer 16. By having, the corrosion resistance is several times better than that of the conventional Pd-plated or Pd-alloy-plated lead frame,
The semiconductor reliability is greatly improved.
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置用リードフ
レームに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device lead frame.
【０００２】[0002]
【従来の技術】半導体装置用リードフレームは、図２に
示すように一般には半導体チップ載置部７、インナーリ
ード部５、アウターリード部３、外枠部２などからな
る。2. Description of the Related Art As shown in FIG. 2, a semiconductor device lead frame generally comprises a semiconductor chip mounting portion 7, an inner lead portion 5, an outer lead portion 3, an outer frame portion 2, and the like.
【０００３】半導体パッケージの製造方法は、図３に示
すように半導体チップ載置部７上に半導体チップ１３を
ボンディングした後、半導体チップの電極部とインナー
リード部５の先端部６のＡｇめっき層１０をＡｕなどの
極細線（Ａｕワイヤ）１２でワイヤボンディング（Ｗ／
Ｂ）する。この後、モールド樹脂１４でモールドされ
る。さらに、半導体パッケージをプリント基板上に取り
付ける際の接着性を良くするために、リードフレームの
外枠部２を切った後、アウターリード部３を含む部分に
はんだめっき層（Ｓｎ−Ｐｂ合金めっき層）１１を設け
て完成品とする。As shown in FIG. 3, a semiconductor package is manufactured by bonding a semiconductor chip 13 on a semiconductor chip mounting portion 7 and then forming an Ag plating layer on the electrode portion of the semiconductor chip and the tip portion 6 of the inner lead portion 5. 10 is wire-bonded (W / W) with an ultrafine wire (Au wire) 12 such as Au.
B) Then, it is molded with the molding resin 14. Further, in order to improve the adhesiveness when mounting the semiconductor package on the printed circuit board, after cutting the outer frame portion 2 of the lead frame, a solder plating layer (Sn-Pb alloy plating layer) is formed on a portion including the outer lead portion 3. ) 11 is provided to complete the product.
【０００４】しかし、このようなプロセスでは、組立後
にアウターリード部をディップする溶融めっき時の２０
０℃を超える加熱のため、熱衝撃を受け、レジンモール
ドにクラックが発生する場合がある。また、この方法は
生産性も悪くコスト高となる。さらに、溶融めっき時に
使用するフラックスにより半導体パッケージやアウター
リード部などが汚染され、半導体の信頼性を低下させる
原因になっている。このような問題を解決するために、
近年、リードフレームの段階で、予めＷ／Ｂ性、はんだ
付け性の良いパラジウム（Ｐｄ）を表面処理膜として設
ける技術が検討されている。However, in such a process, it is necessary to perform the dipping of the outer lead portion after assembling after the hot dipping process.
Since the heating exceeds 0 ° C, the resin mold may be subjected to thermal shock and cracks may occur. Further, this method has poor productivity and high cost. Furthermore, the flux used during hot dipping contaminates the semiconductor package, the outer lead portion and the like, which causes the reliability of the semiconductor to deteriorate. In order to solve such problems,
In recent years, a technique of previously providing palladium (Pd) having a good W / B property and solderability as a surface treatment film at the stage of a lead frame has been studied.
【０００５】[0005]
【発明が解決しようとする課題】半導体組立後のアウタ
ーリード部にはんだめっき層を設ける方法では、溶融め
っき時の加熱による熱衝撃、レジンモールドのクラック
発生、フラックス使用による半導体パッケージやアウタ
ーリード部の汚染など耐湿性の低下が避けられなかっ
た。さらに半導体製造メーカーが半導体を出荷するまで
にかかる時間の大半をこの完成品めっき工程が占めるた
め、製品の短納期化の障害となっていた。また、半導体
組立工程における生産性の向上を考えた場合、完成品め
っきは、外注に頼るため、ラインの一貫自動化に対処す
ることができず、人件費の削減、コスト低減等において
問題となる点が多かった。In the method of providing the solder plating layer on the outer lead portion after the semiconductor is assembled, thermal shock due to heating during hot dip plating, cracking of resin mold, and use of flux on semiconductor package and outer lead portion The deterioration of moisture resistance such as pollution was unavoidable. In addition, most of the time it takes for semiconductor manufacturers to ship semiconductors is due to this finished product plating process, which has been an obstacle to shortening the delivery time of products. In addition, when considering productivity improvement in the semiconductor assembly process, plating of finished products depends on outsourcing, so it is not possible to deal with consistent automation of the line, which is a problem in personnel cost reduction, cost reduction, etc. There were many
【０００６】図４に示すようにＰｄまたはＰｄ合金層１
６で最表面を覆ったリードフレームにおいては、素材の
上層にＮｉめっきを設けた後にＰｄめっきまたはＰｄ合
金めっきを行なっている。この理由としては、Ｎｉめっ
きを設けることにより素材金属の拡散防止層となるこ
と、さらに素材とＰｄという電位差の大きい２種の金属
が直接接触すると局部電池を形成し、Ｐｄめっき膜のピ
ンホールを通じて素材が溶出するがこれを防止するバリ
ヤ層となることなどが挙げられる。Ｎｉめっきは、十分
な耐食性改善効果を出すほど厚くするリード折曲げ加工
時にクラックが入り、そこから下地金属が溶出し激しい
腐食を起こす。逆に薄くすると十分な耐食性を確保する
ことができないという問題があった。As shown in FIG. 4, Pd or Pd alloy layer 1
In the lead frame whose outermost surface is covered with No. 6, Pd plating or Pd alloy plating is performed after Ni plating is provided on the upper layer of the material. The reason for this is that by providing Ni plating, it becomes a diffusion-preventing layer for the raw material metal, and when two kinds of metals with a large potential difference of Pd and the raw material come into direct contact, a local battery is formed and through the pinhole of the Pd plating film. The material elutes, but it can be mentioned as a barrier layer that prevents this. The Ni plating is cracked during lead bending, which is thickened to have a sufficient effect of improving the corrosion resistance, and the base metal is eluted from there to cause severe corrosion. On the contrary, if the thickness is thin, there is a problem that sufficient corrosion resistance cannot be secured.
【０００７】本発明は、優れた耐食性を確保し、半導体
の信頼性を大幅に向上させることができる半導体装置用
リードフレームを提供することを目的としている。It is an object of the present invention to provide a lead frame for a semiconductor device which can ensure excellent corrosion resistance and can greatly improve the reliability of the semiconductor.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するため
に本発明によれば、インナーリード部およびアウターリ
ード部を有する半導体装置用のＦｅ系またはＦｅ合金系
リードフレームであって、前記リードフレームの全面に
Ｃｕ系めっき層を有し、その上層にＮｉ系めっき層を有
し、さらにその上層の少なくともインナーリード部およ
びアウターリード部にＰｄまたはＰｄ合金めっき層を有
することを特徴とする半導体装置用リードフレームが提
供される。In order to achieve the above object, according to the present invention, there is provided an Fe-based or Fe-alloy-based lead frame for a semiconductor device having an inner lead portion and an outer lead portion, the lead frame comprising: A semiconductor device having a Cu-based plating layer on the entire surface thereof, a Ni-based plating layer as an upper layer, and a Pd or Pd alloy plating layer on at least the inner lead portion and the outer lead portion of the upper layer. A lead frame for use is provided.
【０００９】以下に本発明をさらに詳細に説明する。The present invention will be described in more detail below.
【００１０】図１は、本発明の一実施例を示す半導体装
置用リードフレームを用いたパッケージの断面図であ
る。本発明のリードフレームの形状は図２に示すものと
同様であって、インナーリード部５およびアウターリー
ド部３を有する。FIG. 1 is a sectional view of a package using a lead frame for a semiconductor device showing an embodiment of the present invention. The shape of the lead frame of the present invention is similar to that shown in FIG. 2, and has an inner lead portion 5 and an outer lead portion 3.
【００１１】本発明は、前記図２に示す形状のリードフ
レーム１の全面にＣｕ系めっき層１５を有し、その上層
にＮｉ系めっき層９を、さらにその上層にＰｄまたはＰ
ｄ合金めっき層を有する。The present invention has a Cu-based plating layer 15 on the entire surface of the lead frame 1 having the shape shown in FIG. 2, an Ni-based plating layer 9 as an upper layer, and Pd or P as an upper layer.
It has a d alloy plating layer.
【００１２】本発明において前記リードフレーム材は、
４２合金を代表例とするＦｅ系またはＦｅ合金系を対象
としている。前記Ｃｕ系めっき層１５は、耐食性向上の
ために設けるもので、例えばシアン浴を用いて行なわ
れ、層厚は０．１〜１０μm 程度でよい。前記Ｃｕ系め
っき層１５の上層にはＮｉ系めっき層９が設けられる。
Ｎｉ系めっきは一般にワット浴を用いて行なわれ、層厚
は０．１〜１０μm 程度でよい。前記Ｃｕ系およびＮｉ
系めっき層の層厚は１０μm 超でもよいが、層厚が１０
μm を超え、例えば１２μm程度になるとリードフレー
ムの曲げ加工性が悪くなり、曲げたときにクラックを生
じ易く、クラックを生じると耐食性が悪くなる。また、
量産性の低下の恐れがある。In the present invention, the lead frame material is
The target is a Fe-based alloy or a Fe-alloy based alloy, which is typically the 42 alloy. The Cu-based plating layer 15 is provided for the purpose of improving the corrosion resistance, and is performed using, for example, a cyan bath, and the layer thickness may be about 0.1 to 10 μm. A Ni-based plating layer 9 is provided on the Cu-based plating layer 15.
Ni-based plating is generally performed using a Watt bath, and the layer thickness may be about 0.1 to 10 μm. Cu-based and Ni
The thickness of the system plating layer may exceed 10 μm, but the layer thickness is 10 μm.
If it exceeds .mu.m, for example, about 12 .mu.m, the bending workability of the lead frame deteriorates, cracks are likely to occur when bent, and if cracks occur, corrosion resistance deteriorates. Also,
There is a risk of deterioration in mass productivity.
【００１３】前記Ｎｉ系めっき層９の上層にはＰｄまた
はＰｄ合金めっき層１６が設けられる。このＰｄまたは
Ｐｄ合金めっき層１６は少なくともインナーリード部５
およびアウターリード部３に設け、Ｗ／Ｂ性、はんだ付
け性を付与するが高価であるから層厚を余り厚くしない
方が有利で、０．０１μm 以上であればよい。このＰｄ
またはＰｄ合金めっきは公知の方法で設けることができ
る。A Pd or Pd alloy plating layer 16 is provided on the Ni-based plating layer 9. This Pd or Pd alloy plating layer 16 is at least the inner lead portion 5.
Also, it is provided on the outer lead portion 3 to provide W / B property and solderability, but it is expensive and therefore it is advantageous not to make the layer thickness too thick, and the thickness may be 0.01 μm or more. This Pd
Alternatively, Pd alloy plating can be provided by a known method.
【００１４】[0014]
【実施例】以下に本発明を実施例に基づき具体的に説明
する。EXAMPLES The present invention will be specifically described below based on examples.
【００１５】（実施例１）４２合金リードフレーム全面
に、Ｃｕめっき密着性向上のためのＣｕストライクめっ
きを行ない、その後Ｃｕめっきをそれぞれ０．１、１、
５、１０μm 設けた。次に無光沢Ｎｉめっきを０．５μ
m 行ない、最後にＰｄめっきを０．０５μm 設けた。め
っき厚は蛍光Ｘ線膜厚計により測定した。めっ条件は、
以下のとおりである。 Ｃｕストライクめっき（シアン浴） ＣｕＣＮ ２０ｇ／ｌ 温度 ５０℃ ＮａＣＮ ３０ｇ／ｌ 電流密度 １A/dm2 ロッセル塩 ４０ｇ／ｌ 陽極 Ｃｕ板 遊離ＮａＣＮ １０ｇ／ｌ Ｃｕめっき（シアン浴） ＣｕＣＮ １００ｇ／ｌ 温度 ６０℃ ＮａＣＮ １２０ｇ／ｌ 電流密度 １A/dm2 ロッセル塩 ４０ｇ／ｌ 陽極 Ｃｕ板 ＫＯＨ ３０ｇ／ｌ 遊離ＮａＣＮ １０ｇ／ｌ Ｎｉめっき（ワット浴） ＮｉＳＯ4 ・６Ｈ2 Ｏ ２５０ｇ／ｌ 温度 ５０℃ ＮｉＣｌ2 ・６Ｈ2 Ｏ ５０ｇ／ｌ 電流密度 ４A/dm2 Ｈ3 ＢＯ3 ５０ｇ／ｌ 陽極 Ｎｉ板 Ｐｄめっき パラデュア２００（日本リーロナール社製） Ｐｄ濃度 １０ｇ／ｌ 温度 ４０℃ 電流密度 ４A/dm2 陽極 白金めっきチタン板(Embodiment 1) The entire surface of the 42 alloy lead frame is subjected to Cu strike plating for improving the adhesion of Cu plating, and then Cu plating is performed to 0.1 and 1, respectively.
5, 10 μm was provided. Next, matte Ni plating 0.5μ
m, and finally Pd plating of 0.05 μm was provided. The plating thickness was measured by a fluorescent X-ray film thickness meter. The condition is
It is as follows. Cu strike plating (cyan bath) CuCN 20 g / l temperature 50 ° C. NaCN 30 g / l current density 1 A / dm 2 Rochelle salt 40 g / l anode Cu plate free NaCN 10 g / l Cu plating (cyan bath) CuCN 100 g / l temperature 60 ° C. NaCN 120 g / l current density 1A / dm 2 Rochelle salt 40 g / l anodes Cu plate KOH 30 g / l free NaCN 10 g / l Ni plating (watts bath) NiSO 4 · 6H 2 O 250g / l temperature 50 ℃ NiCl 2 · 6H 2 O 50g / l Current density 4A / dm 2 H 3 BO 3 50g / l Anode Ni plate Pd plating Paradur 200 (manufactured by Japan Rironal) Pd concentration 10g / l Temperature 40 ° C Current density 4A / dm 2 Anode platinum plated titanium plate
【００１６】次に、比較のために、４２合金リードフレ
ームに直接Ｐｄを０．０５μm めっきしたもの（比較例
１）を用いた。また、４２合金リードフレームに全面無
光沢Ｎｉめっきを０．５μm 設けた後、Ｐｄめっきを
０．０５μm 設けたもの（比較例２）を用いた（表１参
照）。めっき厚測定およびめっき条件は先きに示したと
おりである。Next, for comparison, a 42 alloy lead frame directly plated with Pd by 0.05 μm (Comparative Example 1) was used. Further, a 42 alloy lead frame having 0.5 μm of matte Ni plating on the entire surface and 0.05 μm of Pd plating (Comparative Example 2) was used (see Table 1). The plating thickness measurement and plating conditions are as described above.
【００１７】（実施例２）４２合金リードフレーム全面
にＣｕストライクめっき後、Ｃｕめっきを０．５μm 行
ない、次に光沢Ｎｉめっきをそれじれ０．１、１、５、
１０μm 設けた。さらにリードフレームのインナーリー
ド部とアウターリード部にのみＰｄ−Ｎｉめっきを０．
１μm 設けた。めっき厚は蛍光Ｘ線膜厚計で測定した。
なお、めっき条件は以下のとおりである。 Ｃｕストライクめっき ＣｕＳＯ4 ・５Ｈ2 Ｏ １００ｇ／ｌ 電流密度 ４A/dm2 Ｈ2 ＳＯ4 ５０ｇ／ｌ 陽極 Ｃｕ板 温度 ３０℃ Ｃｕめっき ＣｕＳＯ4 ・５Ｈ2 Ｏ ２５０ｇ／ｌ 電流密度 ４A/dm2 Ｈ2 ＳＯ4 １００ｇ／ｌ 陽極 Ｃｕ板 温度 ４０℃ 光沢Ｎｉめっき（ワット浴） ＮｉＳＯ4 ・６Ｈ2 Ｏ ２５０ｇ／ｌ 温度 ５０℃ ＮｉＣｌ2 ・６Ｈ2 Ｏ ５０ｇ／ｌ 電流密度 ４A/dm2 Ｈ3 ＢＯ3 ５０ｇ／ｌ 陽極 Ｎｉ板 ＃６１（２次光沢剤） ５ml／ｌ（荘原ユージライト社製） ＃６３（１次光沢剤） １０ml／ｌ（荘原ユージライト社製） Ｐｄ−Ｎｉめっき パルニック８１６ 温度 ３０℃ （ＮＥケムキャット社製） Ｐｄ濃度 １０ｇ／ｌ 電流密度 ４A/dm2 Ｎｉ濃度 ６ｇ／ｌ 陽極 白金めっきチタン板(Embodiment 2) After the Cu strike plating on the entire surface of the 42 alloy lead frame, Cu plating is performed to 0.5 μm, and then bright Ni plating is applied to each of 0.1, 1, 5,
10 μm was provided. Furthermore, Pd-Ni plating is applied only to the inner and outer lead parts of the lead frame.
1 μm was provided. The plating thickness was measured with a fluorescent X-ray film thickness meter.
The plating conditions are as follows. Cu strike plating CuSO 4 .5H 2 O 100 g / l current density 4 A / dm 2 H 2 SO 4 50 g / l anode Cu plate temperature 30 ° C. Cu plating CuSO 4 5H 2 O 250 g / l current density 4 A / dm 2 H 2 SO 4 100 g / l anode Cu plate temperature 40 ° C. bright Ni plating (watts bath) NiSO 4 · 6H 2 O 250g / l temperature 50 ℃ NiCl 2 · 6H 2 O 50g / l current density 4A / dm 2 H 3 BO 3 50g / L Anode Ni plate # 61 (Secondary brightener) 5 ml / l (Sohara Eugelite Co., Ltd.) # 63 (Primary brightener) 10 ml / l (Sohara Eugelite Co., Ltd.) Pd-Ni plating Pulnic 816 Temperature 30 ° C (Manufactured by NE Chemcat) Pd concentration 10 g / l Current density 4 A / dm 2 Ni concentration 6 g / l Anode Platinum-plated titanium plate
【００１８】次に、比較のために、４２合金リードフレ
ームに光沢Ｎｉめっきを０．５μm設けた後インナーリ
ード部とアウターリード部にのみＰｄ−Ｎｉめっきを
０．１μm （比較例３）設けた。さらに４２合金上には
んだ（Ｓｎ６０／Ｐｂ４０）めっきを１０μm （比較例
４）設けた（表１参照）。はんだめっき条件は以下のと
おりである。 はんだめっき はんだめっき液：ソルダレックスＥ（ＥＥＪＡ社製） （Ｓｎ６０／Ｐｂ４０） 温度 ４０℃ 電流密度 ４A/dm2 めっき厚測定およびめっき条件は実施例２と同様であ
る。Next, for comparison, the 42 alloy lead frame was provided with 0.5 μm of bright Ni plating, and then 0.1 μm of Pd-Ni plating was provided only on the inner and outer lead parts (Comparative Example 3). .. Further, solder (Sn60 / Pb40) plating was provided on the 42 alloy by 10 μm (Comparative Example 4) (see Table 1). The solder plating conditions are as follows. Solder plating Solder plating solution: Solderex E (manufactured by EEJA) (Sn60 / Pb40) Temperature 40 ° C Current density 4A / dm 2 Plating thickness measurement and plating conditions are the same as in Example 2.
【００１９】 [0019]
【００２０】このようにして得た本発明リードフレーム
と比較例１〜４のリードフレーム特性を比較した。比較
項目は、リードフレーム耐食性、リード曲げ加工時のク
ラック発生の有無およびＷ／Ｂ性、はんだ付け性とし
た。なお、各テスト項目の条件は以下のとおりである。
リード耐食性試験は、半導体パッケージ製造後に塩水を
２４時間噴霧し、モールド樹脂とアウターリード部の界
面での錆の有無を調べたものである。クラック発生試験
は、リードフレームのアウターリードに曲げ加工を施し
て、その曲げ部分の表面のめっき層を観察し、クラック
の発生の有無を調べた。Ｗ／Ｂ性試験は、１７５℃の温
度で超音波を併用して２００回行ない、Ａｕ線が全て圧
着したものを○、不圧着が発生したものを×とした。は
んだ付け性試験は、ＩＣ組立工程を模擬した１５０℃×
１０００ｈ加熱後のサンプルをＭＩＬ−ＳＴＤ２０２Ｄ
２０８Ｂに準じて行ない、２３０±５℃に保った溶融は
んだ（６３Ｓｎ／３７Ｐｂ）浴に、アウターリード部を
５秒間浸漬したときのはんだぬれ面積を目視で観察し
た。この時試料が１００％はんだで覆われているものを
○、それ以外のものを×とした。結果を表２に示す。The lead frame characteristics of the lead frame of the present invention thus obtained and Comparative Examples 1 to 4 were compared. The comparison items were lead frame corrosion resistance, presence / absence of cracks during lead bending, W / B property, and solderability. The conditions for each test item are as follows.
In the lead corrosion resistance test, salt water was sprayed for 24 hours after the semiconductor package was manufactured, and the presence or absence of rust at the interface between the mold resin and the outer lead portion was examined. In the crack generation test, the outer lead of the lead frame was bent, and the plating layer on the surface of the bent portion was observed to check whether or not a crack was generated. The W / B property test was carried out 200 times at a temperature of 175 ° C. by using ultrasonic waves together. When the Au wires were all crimped, ◯ was given, and when non-crimping occurred, x was given. Solderability test is conducted at 150 ° C that simulates IC assembly process.
MIL-STD202D sample after 1000h heating
The solder wetting area was visually observed when the outer lead portion was immersed in a molten solder (63Sn / 37Pb) bath maintained at 230 ± 5 ° C. for 5 seconds according to 208B. At this time, the sample in which the sample was covered with 100% solder was marked with ◯, and the other samples were marked with x. The results are shown in Table 2.
【００２１】[0021]
【表１】 [Table 1]
【００２２】表２の結果より、本発明リードフレーム
は、下地のＣｕめっきおよびＮｉめっきが１０μm 以下
であれば、リード折り曲げ加工の際もクラックは発生せ
ず耐食性もはんだめっき並みであることが認められた。
また、Ｎｉの下にＣｕめっきを行なってもＷ／Ｂ性、は
んだ付け性は低下せず、良好な状態にあることが確認さ
れた。一方、下地Ｃｕめっきを入れない比較例１〜３
は、Ｗ／Ｂ性およびはんだ付け性は優れているが、耐食
性が悪く、リードピンが腐食によって切断される現象が
見られた。From the results shown in Table 2, it is recognized that, in the lead frame of the present invention, when the Cu plating and the Ni plating of the base are 10 μm or less, cracks do not occur even when the lead is bent and the corrosion resistance is comparable to that of the solder plating. Was given.
Further, it was confirmed that the W / B property and the solderability were not deteriorated even when the Cu plating was performed under Ni, and the condition was good. On the other hand, Comparative Examples 1 to 3 with no underlying Cu plating
Has excellent W / B property and solderability, but poor corrosion resistance, and a phenomenon was observed in which the lead pin was cut by corrosion.
【００２３】[0023]
【発明の効果】本発明は以上説明したように構成されて
いるので、本発明によれば、Ｗ／Ｂ性およびはんだ付け
性はもちろんのこと、はんだめっき並みの耐食性を有す
るＰｄめっきあるいはＰｄ合金めっきリードフレームが
得られる。従来は、半導体パッケージ組立後に溶融はん
だまたは電気めっきを行なっていたが、本発明のリード
フレームは、Ｗ／Ｂ性およびはんだ付け性共に優れたＰ
ｄまたはＰｄ合金をリードフレーム製造の段階で予め設
けておくため、モールドのクラック発生が無く、製品の
短納期化にも対応できる。また、従来品はＰｄと下地金
属の電位差が大きいため、Ｐｄのピンホールを通じて下
地金属が犠牲陽極となって溶出し、腐食を起こし、半導
体の信頼性が大幅に低下する問題があったが、本発明リ
ードフレームは、Ｃｕめっき層を有するだけで対応で
き、その結果、耐食性は大幅に改善され、半導体信頼性
が向上し、その技術的効果は極めて高い。Since the present invention is constructed as described above, according to the present invention, Pd plating or Pd alloy having not only W / B property and solderability but also corrosion resistance comparable to solder plating is obtained. A plated lead frame is obtained. Conventionally, molten solder or electroplating was performed after the semiconductor package was assembled. However, the lead frame of the present invention has a P / P excellent in W / B property and solderability.
Since the d or Pd alloy is provided in advance at the stage of manufacturing the lead frame, no cracks are generated in the mold and it is possible to shorten the delivery time of the product. In addition, since the conventional product has a large potential difference between Pd and the underlying metal, there is a problem that the underlying metal elutes as a sacrificial anode through the Pd pinhole to cause corrosion, resulting in a significant decrease in semiconductor reliability. The lead frame of the present invention can be dealt with only by having the Cu plating layer. As a result, the corrosion resistance is greatly improved, the semiconductor reliability is improved, and the technical effect thereof is extremely high.
【図１】本発明の一実施例を示す半導体装置用リードフ
レームを用いたパッケージの断面図である。FIG. 1 is a sectional view of a package using a semiconductor device lead frame showing an embodiment of the present invention.
【図２】従来のリードフレームの一例を示す平面図であ
る。FIG. 2 is a plan view showing an example of a conventional lead frame.
【図３】従来の半導体パッケージの一例を示す断面図で
ある。FIG. 3 is a sectional view showing an example of a conventional semiconductor package.
【図４】従来の半導体パッケージの他の例を示す断面図
である。FIG. 4 is a sectional view showing another example of a conventional semiconductor package.
１ リードフレーム ２ 外枠部 ３ アウターリード部 ４ ダムバー ５ インナーリード部 ６ インナーリー
ド部の先端部 ７ 半導体チップ載置部 ８ パイロットホ
ール ９ Ｎｉ系めっき層 １０ Ａｇめっき
層 １１ Ｓｎ−Ｐｂ合金めっき層 １２ Ａｕワイヤ １３ 半導体チップ １４ モールド樹
脂 １５ Ｃｕめっき層 １６ Ｐｄまたは
Ｐｄ合金めっき層 １７ リードフレーム材1 Lead Frame 2 Outer Frame Part 3 Outer Lead Part 4 Dam Bar 5 Inner Lead Part 6 Tip of Inner Lead Part 7 Semiconductor Chip Mounting Part 8 Pilot Hole 9 Ni-Based Plating Layer 10 Ag Plating Layer 11 Sn-Pb Alloy Plating Layer 12 Au wire 13 Semiconductor chip 14 Mold resin 15 Cu plating layer 16 Pd or Pd alloy plating layer 17 Lead frame material
───────────────────────────────────────────────────── フロントページの続き (72)発明者 稲 葉 吉 治 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Yoshiharu Inaba 5-20-1, Kamimizuhonmachi, Kodaira-shi, Tokyo Incorporated company Hitachi Ltd. Musashi factory
Claims (1)
部を有する半導体装置用のＦｅ系またはＦｅ合金系リー
ドフレームであって、前記リードフレームの全面にＣｕ
系めっき層を有し、その上層にＮｉ系めっき層を有し、
さらにその上層の少なくともインナーリード部およびア
ウターリード部にＰｄまたはＰｄ合金めっき層を有する
ことを特徴とする半導体装置用リードフレーム。1. An Fe-based or Fe-alloy-based lead frame for a semiconductor device having an inner lead portion and an outer lead portion, wherein Cu is formed on the entire surface of the lead frame.
Has a system-based plating layer and a Ni-based plating layer on top of it.
A lead frame for a semiconductor device, further comprising a Pd or Pd alloy plating layer on at least an inner lead portion and an outer lead portion as an upper layer thereof.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21357991A JPH0555429A (en) | 1991-08-26 | 1991-08-26 | Lead frame for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21357991A JPH0555429A (en) | 1991-08-26 | 1991-08-26 | Lead frame for semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555429A true JPH0555429A (en) | 1993-03-05 |
Family
ID=16641543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21357991A Pending JPH0555429A (en) | 1991-08-26 | 1991-08-26 | Lead frame for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555429A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2305188A (en) * | 1995-09-16 | 1997-04-02 | Sung Soo Moon | Process for plating palladium or palladium alloy onto iron-nickel alloy substrate |
| KR100231826B1 (en) * | 1996-12-31 | 1999-12-01 | 유무성 | Multichip Package and Manufacturing Method |
| US6037653A (en) * | 1997-03-25 | 2000-03-14 | Samsung Aerospace Industries, Ltd. | Semiconductor lead frame having multi-layered plating layer including copper-nickel plating layer |
| KR20020094965A (en) * | 2001-06-12 | 2002-12-20 | 앰코 테크놀로지 코리아 주식회사 | Lead frame and semiconductor package using it |
| JP2014099496A (en) * | 2012-11-14 | 2014-05-29 | Mitsui High Tec Inc | Method for manufacturing lead frame |
-
1991
- 1991-08-26 JP JP21357991A patent/JPH0555429A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2305188A (en) * | 1995-09-16 | 1997-04-02 | Sung Soo Moon | Process for plating palladium or palladium alloy onto iron-nickel alloy substrate |
| GB2305188B (en) * | 1995-09-16 | 1997-11-12 | Sung Soo Moon | Process for plating palladium or palladium alloy onto iron-nickel alloy substrate |
| KR100231826B1 (en) * | 1996-12-31 | 1999-12-01 | 유무성 | Multichip Package and Manufacturing Method |
| US6037653A (en) * | 1997-03-25 | 2000-03-14 | Samsung Aerospace Industries, Ltd. | Semiconductor lead frame having multi-layered plating layer including copper-nickel plating layer |
| KR20020094965A (en) * | 2001-06-12 | 2002-12-20 | 앰코 테크놀로지 코리아 주식회사 | Lead frame and semiconductor package using it |
| JP2014099496A (en) * | 2012-11-14 | 2014-05-29 | Mitsui High Tec Inc | Method for manufacturing lead frame |
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