JPH0555588A - マルチチツプ型ｍｏｓ電界効果トランジスタ - Google Patents
マルチチツプ型ｍｏｓ電界効果トランジスタInfo
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- JPH0555588A JPH0555588A JP21528891A JP21528891A JPH0555588A JP H0555588 A JPH0555588 A JP H0555588A JP 21528891 A JP21528891 A JP 21528891A JP 21528891 A JP21528891 A JP 21528891A JP H0555588 A JPH0555588 A JP H0555588A
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- 239000000758 substrate Substances 0.000 claims abstract description 12
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Landscapes
- Wire Bonding (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 複数の半導体基板に夫々形成されたＭＯＳ電
界効果トランジスタをボンディングワイヤーで並列接続
してなるマルチチップ型ＭＯＳ電界効果トランジスタに
おいて、ボンディングワイヤーの持つインピーダンスの
影響を除去し、発振等の障害を防止する。 【構成】 ＭＯＳ電界効果トランジスタのゲート電極
（１９）とゲート電極ボンディングパッド（２１）との
間にボンディングワイヤーの持つインピーダンスよりも
高インピーダンスの抵抗体（２０）を挿入する。抵抗体
（２０）としては、ポリシリコン層（１８）の画定され
た領域にＮ型不純物を低濃度にドープしたものを使用す
ることができる。
界効果トランジスタをボンディングワイヤーで並列接続
してなるマルチチップ型ＭＯＳ電界効果トランジスタに
おいて、ボンディングワイヤーの持つインピーダンスの
影響を除去し、発振等の障害を防止する。 【構成】 ＭＯＳ電界効果トランジスタのゲート電極
（１９）とゲート電極ボンディングパッド（２１）との
間にボンディングワイヤーの持つインピーダンスよりも
高インピーダンスの抵抗体（２０）を挿入する。抵抗体
（２０）としては、ポリシリコン層（１８）の画定され
た領域にＮ型不純物を低濃度にドープしたものを使用す
ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、マルチチップ型ＭＯＳ
電界効果トランジスタに関する。
電界効果トランジスタに関する。
【０００２】
【従来の技術】従来、縦型構造のパワーＭＯＳ電界効果
トランジスタは、並列動作可能なＭＯＳ構造の特長を生
かして、マルチチップ化することにより、高歩留りで且
つ大きな電流容量を得ている。図２は、このマルチチッ
プ型ＭＯＳ電界効果トランジスタの構成を示す斜視図で
ある。
トランジスタは、並列動作可能なＭＯＳ構造の特長を生
かして、マルチチップ化することにより、高歩留りで且
つ大きな電流容量を得ている。図２は、このマルチチッ
プ型ＭＯＳ電界効果トランジスタの構成を示す斜視図で
ある。
【０００３】同図において、４つの半導体基板（１）の
夫々には縦型のＭＯＳ電界効果トランジスタが形成され
ており、その裏面はドレイン電極を介して金属フレーム
のアイランド（２）に電気接続され、さらにアイランド
（２）からはドレイン・リード端子（３）が引き出され
ている。Ａｌ等からなるボンディングワイヤー（４）
は、各半導体基板（１）上に設けられたゲート電極ボン
ディングパッド（５）間と、ゲート・リード端子（６）
とを連結し、同様にボンディングワイヤー（７）は、各
半導体基板（１）上に設けられたソース電極ボンディン
グパッド（８）間と、ソース・リード端子（９）とを連
結している。なお、破線は上記構造体を封止するための
樹脂成型部材を示している。
夫々には縦型のＭＯＳ電界効果トランジスタが形成され
ており、その裏面はドレイン電極を介して金属フレーム
のアイランド（２）に電気接続され、さらにアイランド
（２）からはドレイン・リード端子（３）が引き出され
ている。Ａｌ等からなるボンディングワイヤー（４）
は、各半導体基板（１）上に設けられたゲート電極ボン
ディングパッド（５）間と、ゲート・リード端子（６）
とを連結し、同様にボンディングワイヤー（７）は、各
半導体基板（１）上に設けられたソース電極ボンディン
グパッド（８）間と、ソース・リード端子（９）とを連
結している。なお、破線は上記構造体を封止するための
樹脂成型部材を示している。
【０００４】図３は、上述したマルチチップ型ＭＯＳ電
界効果トランジスタの電気的等価回路図である。このよ
うに、４つの半導体基板（１）の夫々に形成された縦型
のＭＯＳ電界効果トランジスタは並列接続されているの
で、これらの４つのＭＯＳ電界効果トランジスタは並列
動作し、１つの３端子ＭＯＳ電界トランジスタとして機
能するものであり、これにより大きな電流容量が実現さ
れる。また、単一の半導体基板上に上記と同一面積のＭ
ＯＳ電界効果トランジスタを形成する場合と比較して欠
陥による不良率を小さくできるので、歩留りの向上がで
きる。
界効果トランジスタの電気的等価回路図である。このよ
うに、４つの半導体基板（１）の夫々に形成された縦型
のＭＯＳ電界効果トランジスタは並列接続されているの
で、これらの４つのＭＯＳ電界効果トランジスタは並列
動作し、１つの３端子ＭＯＳ電界トランジスタとして機
能するものであり、これにより大きな電流容量が実現さ
れる。また、単一の半導体基板上に上記と同一面積のＭ
ＯＳ電界効果トランジスタを形成する場合と比較して欠
陥による不良率を小さくできるので、歩留りの向上がで
きる。
【０００５】
【発明が解決しようとする課題】しかしながら、各ゲー
ト電極ボンディングパッド（５）はボンディングワイヤ
ー（４）によって連結されているので、低周波動作にお
いては各ＭＯＳ電界効果トランジスタのゲート電極（１
０）は同電位にできるが、高周波動作においてはボンデ
ィングワイヤー（４）の持つインピーダンスの影響によ
り、各ゲート電極（１０）における電位に位相差が生
じ、発振等を引き起こすことがある。
ト電極ボンディングパッド（５）はボンディングワイヤ
ー（４）によって連結されているので、低周波動作にお
いては各ＭＯＳ電界効果トランジスタのゲート電極（１
０）は同電位にできるが、高周波動作においてはボンデ
ィングワイヤー（４）の持つインピーダンスの影響によ
り、各ゲート電極（１０）における電位に位相差が生
じ、発振等を引き起こすことがある。
【０００６】この問題を解決する手段として、ボンディ
ングワイヤー（４）の持つインピーダンスを小さくする
ことは有効と考えられるが、従来よりも小さくすること
は非常に困難である。本発明は、上述した問題点を解決
するために創作されたものであり、各ＭＯＳ電界効果ト
ランジスタのゲート電極におけるインピーダンスを高め
ることにより、発振等が生じにくいマルチチップ型ＭＯ
Ｓ電界効果トランジスタを得ることを目的としている。
ングワイヤー（４）の持つインピーダンスを小さくする
ことは有効と考えられるが、従来よりも小さくすること
は非常に困難である。本発明は、上述した問題点を解決
するために創作されたものであり、各ＭＯＳ電界効果ト
ランジスタのゲート電極におけるインピーダンスを高め
ることにより、発振等が生じにくいマルチチップ型ＭＯ
Ｓ電界効果トランジスタを得ることを目的としている。
【０００７】
【課題を解決するための手段】本発明は、複数の半導体
基板に夫々形成されたＭＯＳ電界効果トランジスタをボ
ンディングワイヤーで並列接続してなるマルチチップ型
ＭＯＳ電界効果トランジスタにおいて、前記ＭＯＳ電界
効果トランジスタのゲート電極とゲート電極ボンディン
グパッドとの間に前記ボンディングワイヤーの持つイン
ピーダンスに比べて高インピーダンスの抵抗体を挿入し
たことを特徴としている。
基板に夫々形成されたＭＯＳ電界効果トランジスタをボ
ンディングワイヤーで並列接続してなるマルチチップ型
ＭＯＳ電界効果トランジスタにおいて、前記ＭＯＳ電界
効果トランジスタのゲート電極とゲート電極ボンディン
グパッドとの間に前記ボンディングワイヤーの持つイン
ピーダンスに比べて高インピーダンスの抵抗体を挿入し
たことを特徴としている。
【０００８】
【作用】上述した手段によれば、マルチチップ型ＭＯＳ
電界効果トランジスタを構成する各ＭＯＳ電界効果トラ
ンジスタのゲート電極とゲート電極ボンディングパッド
との間には、ボンディングワイヤーの持つインピーダン
スと比べて高インピーダンスの抵抗体が設けられている
ので、ボンディングワイヤーの持つインピーダンスによ
る影響が相対的に小さくなり、高周波動作においても各
ゲート電極における位相差を解消することができる。こ
れにより、発振等の生じるおそれのないマルチチップ型
ＭＯＳ電界効果トランジスタを得ることができる。
電界効果トランジスタを構成する各ＭＯＳ電界効果トラ
ンジスタのゲート電極とゲート電極ボンディングパッド
との間には、ボンディングワイヤーの持つインピーダン
スと比べて高インピーダンスの抵抗体が設けられている
ので、ボンディングワイヤーの持つインピーダンスによ
る影響が相対的に小さくなり、高周波動作においても各
ゲート電極における位相差を解消することができる。こ
れにより、発振等の生じるおそれのないマルチチップ型
ＭＯＳ電界効果トランジスタを得ることができる。
【０００９】
【実施例】次に本発明の実施例を図１を参照しながら説
明する。図１の（Ａ）は、マルチチップ型ＭＯＳ電界効
果トランジスタを構成する単一の半導体基板に設けられ
た縦型のＭＯＳ電界効果トランジスタを示す断面図であ
る。
明する。図１の（Ａ）は、マルチチップ型ＭＯＳ電界効
果トランジスタを構成する単一の半導体基板に設けられ
た縦型のＭＯＳ電界効果トランジスタを示す断面図であ
る。
【００１０】同図において、（１１）はＮ+基板、（１
２）はＮ+基板（１１）上に形成されたＮ-層、（１３）
はＮ-層（１２）の表面に形成されたＰ+層、（１４）は
Ｐ+層（１３）の中に形成されたソース層、（１５）は
ゲート絶縁膜、（１６）は厚いフィールド絶縁膜、（１
７）は層間絶縁膜である。（１８）はポリシリコン層で
あって、Ｎ型不純物を高濃度にドープしてなるゲート電
極（１９）、Ｎ型不純物を低濃度にドープしてなる高イ
ンピーダンスの抵抗体（２０）が夫々画定された領域に
形成されている。（２１）はポリシリコン層（１８）の
他のＮ+領域（２２）にオーミックコンタクトするゲー
ト電極ボンディングパッド、（２３）はソース電極、
（２４）はＮ+基板（１１）の裏面に形成されたドレイ
ン電極であり、金属フレームのアイランド（図示せず）
に電気接続される。
２）はＮ+基板（１１）上に形成されたＮ-層、（１３）
はＮ-層（１２）の表面に形成されたＰ+層、（１４）は
Ｐ+層（１３）の中に形成されたソース層、（１５）は
ゲート絶縁膜、（１６）は厚いフィールド絶縁膜、（１
７）は層間絶縁膜である。（１８）はポリシリコン層で
あって、Ｎ型不純物を高濃度にドープしてなるゲート電
極（１９）、Ｎ型不純物を低濃度にドープしてなる高イ
ンピーダンスの抵抗体（２０）が夫々画定された領域に
形成されている。（２１）はポリシリコン層（１８）の
他のＮ+領域（２２）にオーミックコンタクトするゲー
ト電極ボンディングパッド、（２３）はソース電極、
（２４）はＮ+基板（１１）の裏面に形成されたドレイ
ン電極であり、金属フレームのアイランド（図示せず）
に電気接続される。
【００１１】上述した構造のＭＯＳ電界効果トランジス
タは、図２に示したのと同様な構成でマルチチップ化さ
れて、マルチチップ型ＭＯＳ電界効果トランジスタとし
て完成する。図１の（Ｂ）は、本発明のマルチチップ型
ＭＯＳ電界効果トランジスタの電気的等価回路図であ
る。なお、同図において図３と同一の構成部分は同一の
符号又は番号が付されている。
タは、図２に示したのと同様な構成でマルチチップ化さ
れて、マルチチップ型ＭＯＳ電界効果トランジスタとし
て完成する。図１の（Ｂ）は、本発明のマルチチップ型
ＭＯＳ電界効果トランジスタの電気的等価回路図であ
る。なお、同図において図３と同一の構成部分は同一の
符号又は番号が付されている。
【００１２】このように、本発明によれば、マルチチッ
プ型ＭＯＳ電界効果トランジスタを構成するＭＯＳ電界
効果トランジスタのゲート電極（１９）とゲート電極ボ
ンディングパッド（２１）との間に高インピーダンスの
抵抗体（２０）が形成されているので、ボンディングワ
イヤー（４）の持つインピーダンスの影響が相対的に小
さくなり、高周波動作においても各ゲート電極（１９）
の間に位相差が生じなくなり、発振等の障害が起こるの
を防止できる。ただし、抵抗体（２０）のインピーダン
スがボンディングワイヤー（４）のインピーダンスより
小さいとこのような効果は生じにくい。
プ型ＭＯＳ電界効果トランジスタを構成するＭＯＳ電界
効果トランジスタのゲート電極（１９）とゲート電極ボ
ンディングパッド（２１）との間に高インピーダンスの
抵抗体（２０）が形成されているので、ボンディングワ
イヤー（４）の持つインピーダンスの影響が相対的に小
さくなり、高周波動作においても各ゲート電極（１９）
の間に位相差が生じなくなり、発振等の障害が起こるの
を防止できる。ただし、抵抗体（２０）のインピーダン
スがボンディングワイヤー（４）のインピーダンスより
小さいとこのような効果は生じにくい。
【００１３】そこで、抵抗体（２０）となる部分のポリ
シリコン層（１８）中の不純物濃度はこの点を考慮して
低濃度に制御する必要がある。このためには、最初にノ
ンドープのポリシリコン層を形成し、該ポリシリコン層
の全体にＮ型不純物をイオン注入法によって低濃度に打
ち込み、しかる後にゲート電極（１９）及びＮ+領域
（２２）となる領域にのみＮ型不純物を高濃度に打ち込
むことによって、抵抗体（２０）を形成するとよい。
シリコン層（１８）中の不純物濃度はこの点を考慮して
低濃度に制御する必要がある。このためには、最初にノ
ンドープのポリシリコン層を形成し、該ポリシリコン層
の全体にＮ型不純物をイオン注入法によって低濃度に打
ち込み、しかる後にゲート電極（１９）及びＮ+領域
（２２）となる領域にのみＮ型不純物を高濃度に打ち込
むことによって、抵抗体（２０）を形成するとよい。
【００１４】さらにゲート電極（１９）及びＮ+領域
（２２）を形成するためのＮ型不純物のイオン注入工程
とソース領域（１４）を形成するためのイオン注入工程
を同一工程で行うことにより、製造工程を短かくするこ
とも可能である。
（２２）を形成するためのＮ型不純物のイオン注入工程
とソース領域（１４）を形成するためのイオン注入工程
を同一工程で行うことにより、製造工程を短かくするこ
とも可能である。
【００１５】
【発明の効果】以上説明したように、本発明によればマ
ルチチップ型ＭＯＳ電界効果トランジスタを構成する夫
々のＭＯＳ電界効果トランジスタのゲート電極（１９）
とゲート電極ボンディングパッド（２１）との間にボン
ディングワイヤーの持つインピーダンスに比べて高イン
ピーダンスの抵抗体（２０）を挿入しているので、高周
波動作においても各ゲート電極における位相差を解消
し、発振等の障害の生じるおそれのないマルチチップ型
ＭＯＳ電界効果トランジスタを製造することが可能とな
る。
ルチチップ型ＭＯＳ電界効果トランジスタを構成する夫
々のＭＯＳ電界効果トランジスタのゲート電極（１９）
とゲート電極ボンディングパッド（２１）との間にボン
ディングワイヤーの持つインピーダンスに比べて高イン
ピーダンスの抵抗体（２０）を挿入しているので、高周
波動作においても各ゲート電極における位相差を解消
し、発振等の障害の生じるおそれのないマルチチップ型
ＭＯＳ電界効果トランジスタを製造することが可能とな
る。
【図１】本発明の実施例に係るＭＯＳ電界効果トランジ
スタの断面図及びマルチチップ型ＭＯＳ電界効果トラン
ジスタの電気的等価回路図である。
スタの断面図及びマルチチップ型ＭＯＳ電界効果トラン
ジスタの電気的等価回路図である。
【図２】マルチチップ型ＭＯＳ電界効果トランジスタの
構成を示す斜視図である。
構成を示す斜視図である。
【図３】従来のマルチチップ型ＭＯＳ電界効果トランジ
スタの電気的等価回路図である。
スタの電気的等価回路図である。
Claims (2)
- 【請求項１】 複数の半導体基板に夫々形成されたＭＯ
Ｓ電界効果トランジスタをボンディングワイヤーで並列
接続してなるマルチチップ型ＭＯＳ電界効果トランジス
タにおいて、前記ＭＯＳ電界効果トランジスタのゲート
電極とゲート電極ボンディングパッドとの間に前記ボン
ディングワイヤーの持つインピーダンスに比べて高イン
ピーダンスの抵抗体を挿入したことを特徴とするマルチ
チップ型ＭＯＳ電界効果トランジスタ。 - 【請求項２】 前記高インピーダンスの抵抗体は、前記
ゲート電極と一体をなすポリシリコン層の画定された領
域に不純物を低濃度にドープしてなることを特徴とする
請求項１記載のマルチチップ型ＭＯＳ電界効果トランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21528891A JPH0555588A (ja) | 1991-08-27 | 1991-08-27 | マルチチツプ型ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21528891A JPH0555588A (ja) | 1991-08-27 | 1991-08-27 | マルチチツプ型ｍｏｓ電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555588A true JPH0555588A (ja) | 1993-03-05 |
Family
ID=16669841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21528891A Pending JPH0555588A (ja) | 1991-08-27 | 1991-08-27 | マルチチツプ型ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555588A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987002718A1 (fr) * | 1985-11-01 | 1987-05-07 | Nippon Kokan Kabushiki Kaisha | Dispositif de production d'un monocristal semi-conducteur |
| EP0736907A1 (de) * | 1995-04-05 | 1996-10-09 | Siemens Aktiengesellschaft | Feldeffekt steuerbares Halbleiterbauelement mit einem integrierten ohmischen Widerstand |
| WO2011014290A1 (en) * | 2009-07-28 | 2011-02-03 | Cree, Inc. | Semiconductor devices including electrodes with integrated resistances and related methods |
-
1991
- 1991-08-27 JP JP21528891A patent/JPH0555588A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987002718A1 (fr) * | 1985-11-01 | 1987-05-07 | Nippon Kokan Kabushiki Kaisha | Dispositif de production d'un monocristal semi-conducteur |
| EP0736907A1 (de) * | 1995-04-05 | 1996-10-09 | Siemens Aktiengesellschaft | Feldeffekt steuerbares Halbleiterbauelement mit einem integrierten ohmischen Widerstand |
| WO2011014290A1 (en) * | 2009-07-28 | 2011-02-03 | Cree, Inc. | Semiconductor devices including electrodes with integrated resistances and related methods |
| US8314462B2 (en) | 2009-07-28 | 2012-11-20 | Cree, Inc. | Semiconductor devices including electrodes with integrated resistances |
| JP2013500604A (ja) * | 2009-07-28 | 2013-01-07 | クリー インコーポレイテッド | 組み込まれた抵抗を有する電極を含む半導体素子および関連手法 |
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