JPH0555605A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH0555605A JPH0555605A JP3245270A JP24527091A JPH0555605A JP H0555605 A JPH0555605 A JP H0555605A JP 3245270 A JP3245270 A JP 3245270A JP 24527091 A JP24527091 A JP 24527091A JP H0555605 A JPH0555605 A JP H0555605A
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- Japan
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- floating gate
- gate
- nonvolatile semiconductor
- control gate
- capacitance
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- Pending
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Abstract
(57)【要約】 （修正有）
【目的】 フローティングゲートとコントロールゲート
を有する不揮発性半導体記憶装置の書き込み特性を向上
する。 【構成】 フローティングゲート４とコントロールゲー
ト５とを備えたフローティングゲート型不揮発性半導体
記憶装置において、前記コントロールゲート５に絶縁膜
３を介して接するフローティングゲート４の上面に凹凸
を設け、コントロールゲート５とフローティングゲート
４間に発生する容量値を増大させたものである。
を有する不揮発性半導体記憶装置の書き込み特性を向上
する。 【構成】 フローティングゲート４とコントロールゲー
ト５とを備えたフローティングゲート型不揮発性半導体
記憶装置において、前記コントロールゲート５に絶縁膜
３を介して接するフローティングゲート４の上面に凹凸
を設け、コントロールゲート５とフローティングゲート
４間に発生する容量値を増大させたものである。
Description
【０００１】
【産業上の利用分野】この発明は不揮発性半導体記憶装
置に関し、特にフローティングゲートとコントロールゲ
ートを有する不揮発性半導体記憶装置の書き込み特性の
向上に関するものである。
置に関し、特にフローティングゲートとコントロールゲ
ートを有する不揮発性半導体記憶装置の書き込み特性の
向上に関するものである。
【０００２】
【従来の技術】図２は従来の不揮発性半導体記憶装置の
メモリトランジスタを示し、図３のＢ−Ｃ間の断面図で
ある。図中Ａの範囲が１ビット分を示し、これを繰り返
し配置することにより、メモリアレイを形成する。図２
において、１は半導体基板、２は隣り合うメモリトラン
ジスタを分離するフィールド酸化膜、３は絶縁膜であ
り、フローティングゲート４の周囲を覆っており、この
フローティングゲート４は絶縁膜３により半導体基板１
及びコントロールゲート５にも電気的に接続されていな
い構造となっている。
メモリトランジスタを示し、図３のＢ−Ｃ間の断面図で
ある。図中Ａの範囲が１ビット分を示し、これを繰り返
し配置することにより、メモリアレイを形成する。図２
において、１は半導体基板、２は隣り合うメモリトラン
ジスタを分離するフィールド酸化膜、３は絶縁膜であ
り、フローティングゲート４の周囲を覆っており、この
フローティングゲート４は絶縁膜３により半導体基板１
及びコントロールゲート５にも電気的に接続されていな
い構造となっている。
【０００３】以下、フローティングゲート型不揮発性半
導体記憶装置の例としてＥＰＲＯＭについて説明する。
ＥＰＲＯＭの書き込み動作は、ドレイン６とコントロー
ルゲート５に高電圧を印加し、アバランシェ降伏により
発生したホットエレクトロンをフローティングゲート４
に注入することにより行われる。この場合、コントロー
ルゲート５の電圧はフローティングゲート４への電子注
入効率を上げるために印加され、つまりゲート電圧によ
り発生する電界によりホットエレクトロンは誘引され
る。電子注入効率＝書き込み特性はフローティングゲー
ト４周囲の絶縁膜３の容量による電圧の分圧度に依存
し、フローティングゲート４−コントロールゲート５間
の容量をＣCF、フローティングゲート４−ドレイン間の
容量をＣFD、フローティングゲート４−半導体基板１間
の容量をＣFB、フローティングゲート４−ソース間の容
量をＣFS、コントロールゲート５電圧をＶCG、ドレイン
６電圧をＶD とすると、フローティングゲート４の電位
ＶFGは次式で表わすことができる。
導体記憶装置の例としてＥＰＲＯＭについて説明する。
ＥＰＲＯＭの書き込み動作は、ドレイン６とコントロー
ルゲート５に高電圧を印加し、アバランシェ降伏により
発生したホットエレクトロンをフローティングゲート４
に注入することにより行われる。この場合、コントロー
ルゲート５の電圧はフローティングゲート４への電子注
入効率を上げるために印加され、つまりゲート電圧によ
り発生する電界によりホットエレクトロンは誘引され
る。電子注入効率＝書き込み特性はフローティングゲー
ト４周囲の絶縁膜３の容量による電圧の分圧度に依存
し、フローティングゲート４−コントロールゲート５間
の容量をＣCF、フローティングゲート４−ドレイン間の
容量をＣFD、フローティングゲート４−半導体基板１間
の容量をＣFB、フローティングゲート４−ソース間の容
量をＣFS、コントロールゲート５電圧をＶCG、ドレイン
６電圧をＶD とすると、フローティングゲート４の電位
ＶFGは次式で表わすことができる。
【０００４】 ＶFG＝（ＣCF＋ＣFD・（ＶD ／ＶCG))／（ＣCF＋ＣFD＋ＣFB＋ＣFS）・ＶCG ソース，基板は接地レベル
【０００５】書き込み特性はフローティングゲート４電
位ＶFGが高いほど良好となることから、フローティング
ゲート４−コントロールゲート５間の容量を大きくすれ
ばよいということがわかる。
位ＶFGが高いほど良好となることから、フローティング
ゲート４−コントロールゲート５間の容量を大きくすれ
ばよいということがわかる。
【０００６】
【発明が解決しようとする課題】従来の不揮発性半導体
装置は以上のように構成されているので、書き込み特性
を向上させるため、フローティングゲート４−コントロ
ールゲート５間の容量を確保する手段として、フローテ
ィングゲート４幅を大きくし、所定の書き込み特性を得
るように構成されているので、メモリセル面積を大きく
しなければならず、集積化に不向きであった。また、使
用可能な加工技術によって最小のメモリセルを形成した
場合には十分な書き込み特性が得られないといった問題
点があった。
装置は以上のように構成されているので、書き込み特性
を向上させるため、フローティングゲート４−コントロ
ールゲート５間の容量を確保する手段として、フローテ
ィングゲート４幅を大きくし、所定の書き込み特性を得
るように構成されているので、メモリセル面積を大きく
しなければならず、集積化に不向きであった。また、使
用可能な加工技術によって最小のメモリセルを形成した
場合には十分な書き込み特性が得られないといった問題
点があった。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、使用可能な加工技術によって最
小のメモリセルを形成した場合においても十分な書き込
み特性が得られる不揮発性半導体記憶装置を得ることを
目的とする。
ためになされたもので、使用可能な加工技術によって最
小のメモリセルを形成した場合においても十分な書き込
み特性が得られる不揮発性半導体記憶装置を得ることを
目的とする。
【０００８】
【課題を解決するための手段】この発明に係る不揮発性
半導体記憶装置は、フローティングゲート４上面に凹凸
を設け、フローティングゲート４の表面積を増加させる
ことにより、フローティングゲート４−コントロールゲ
ート５間の容量を増大させ、必要な書き込み特性を得る
ものである。
半導体記憶装置は、フローティングゲート４上面に凹凸
を設け、フローティングゲート４の表面積を増加させる
ことにより、フローティングゲート４−コントロールゲ
ート５間の容量を増大させ、必要な書き込み特性を得る
ものである。
【０００９】
【作用】この発明における不揮発性半導体記憶装置は、
フローティングゲート４の上面に凹凸を設け、コントロ
ールゲート５との容量を増加させることにより、容量結
合比により決定されるフローティングゲート４の電位を
高め、書き込み特性を向上させる。
フローティングゲート４の上面に凹凸を設け、コントロ
ールゲート５との容量を増加させることにより、容量結
合比により決定されるフローティングゲート４の電位を
高め、書き込み特性を向上させる。
【００１０】
【実施例】以下、この発明の一実施例を図について説明
する。図１は本発明の一実施例による不揮発性半導体記
憶装置のメモリトランジスタを示し、図３のＢ−Ｃ間の
断面図である。図中、Ａの範囲が１ビット分を示し、こ
れを繰り返し配置することにより、メモリアレイを形成
する。図１において、１は半導体基板、２は隣り合うメ
モリトランジスタを分離するフィールド酸化膜、３は絶
縁膜であり、フローティングゲート４の周囲を覆ってお
り、フローティングゲート４は上面に凹凸を形成され、
絶縁膜３により半導体基板１及びコントロールゲート５
にも電気的に接続されていない構造となっている。
する。図１は本発明の一実施例による不揮発性半導体記
憶装置のメモリトランジスタを示し、図３のＢ−Ｃ間の
断面図である。図中、Ａの範囲が１ビット分を示し、こ
れを繰り返し配置することにより、メモリアレイを形成
する。図１において、１は半導体基板、２は隣り合うメ
モリトランジスタを分離するフィールド酸化膜、３は絶
縁膜であり、フローティングゲート４の周囲を覆ってお
り、フローティングゲート４は上面に凹凸を形成され、
絶縁膜３により半導体基板１及びコントロールゲート５
にも電気的に接続されていない構造となっている。
【００１１】次に上記実施例の作用についてフローティ
ングゲート型不揮発性半導体記憶装置の例としてＥＰＲ
ＯＭをとって説明する。ＥＰＲＯＭの書き込み動作は前
述の通りであり、書き込み特性はアバランシェ降伏によ
り発生したホットエレクトロンをフローティングゲート
４に注入する効率を上げることにより向上する。このた
め、より効果的に電子を注入するためには、コントロー
ルゲート５，半導体基板１，ドレイン６，ソース７のそ
れぞれと、フローティングゲート４との容量結合により
決定されるフローティングゲート４電位を高めるため、
フローティングゲート４−コントロールゲート５間の容
量を大きくする必要があり、図に示すようにフローティ
ングゲート４の上面に凹凸を設けることにより、絶縁膜
３を挟んでコントロールゲート５に接する面積を増大さ
せたことによって得られる。このように所定の書き込み
特性が得られるように、フローティングゲート４−コン
トロールゲート５間の容量を設定する場合には、フロー
ティングゲート４の膜厚及び上面に設ける凹凸を必要な
容量に見合う寸法に加工すればよい。
ングゲート型不揮発性半導体記憶装置の例としてＥＰＲ
ＯＭをとって説明する。ＥＰＲＯＭの書き込み動作は前
述の通りであり、書き込み特性はアバランシェ降伏によ
り発生したホットエレクトロンをフローティングゲート
４に注入する効率を上げることにより向上する。このた
め、より効果的に電子を注入するためには、コントロー
ルゲート５，半導体基板１，ドレイン６，ソース７のそ
れぞれと、フローティングゲート４との容量結合により
決定されるフローティングゲート４電位を高めるため、
フローティングゲート４−コントロールゲート５間の容
量を大きくする必要があり、図に示すようにフローティ
ングゲート４の上面に凹凸を設けることにより、絶縁膜
３を挟んでコントロールゲート５に接する面積を増大さ
せたことによって得られる。このように所定の書き込み
特性が得られるように、フローティングゲート４−コン
トロールゲート５間の容量を設定する場合には、フロー
ティングゲート４の膜厚及び上面に設ける凹凸を必要な
容量に見合う寸法に加工すればよい。
【００１２】このような本実施例によれば、フローティ
ングゲートの上面に凹凸を設け、フローティングゲート
４−コントロールゲート５間の容量を増大させることに
より、フローティングゲート４の電位を高めることがで
き、書き込み特性を向上させることができる。また、フ
ローティングゲート４の面積を増やす必要がないため、
メモリセルを加工可能な最小寸法で形成することができ
る。
ングゲートの上面に凹凸を設け、フローティングゲート
４−コントロールゲート５間の容量を増大させることに
より、フローティングゲート４の電位を高めることがで
き、書き込み特性を向上させることができる。また、フ
ローティングゲート４の面積を増やす必要がないため、
メモリセルを加工可能な最小寸法で形成することができ
る。
【００１３】
【発明の効果】以上のように、この発明によれば、フロ
ーティングゲートの上面に凹凸を設け、フローティング
ゲート−コントロールゲート間の容量を増大させること
により、フローティングゲートの電位を高めることがで
き、書き込み特性を向上させることができる。また、フ
ローティングゲートの面積を増やす必要がないため、メ
モリセルを加工可能な最小寸法で形成することができる
効果がある。
ーティングゲートの上面に凹凸を設け、フローティング
ゲート−コントロールゲート間の容量を増大させること
により、フローティングゲートの電位を高めることがで
き、書き込み特性を向上させることができる。また、フ
ローティングゲートの面積を増やす必要がないため、メ
モリセルを加工可能な最小寸法で形成することができる
効果がある。
【図１】この発明の一実施例による不揮発性半導体記憶
装置のメモリセルの（Ｂ−Ｃ間）断面図。
装置のメモリセルの（Ｂ−Ｃ間）断面図。
【図２】従来の不揮発性半導体記憶装置のメモリセルの
（Ｂ−Ｃ間）断面図。
（Ｂ−Ｃ間）断面図。
【図３】不揮発性半導体記憶装置のメモリセルの上面
図。
図。
【図４】不揮発性半導体記憶装置のメモリセルの（Ｄ−
Ｅ間）断面図。
Ｅ間）断面図。
１ 半導体基板 ２ フィールド酸化膜 ３ 絶縁膜 ４ フローティングゲート ５ コントロールゲート ６ Ｎ+ 拡散層（ドレイン） ７ Ｎ+ 拡散層（ソース）
Claims (1)
- 【請求項１】 フローティングゲートとコントロールゲ
ートとを備えたフローティングゲート型不揮発性半導体
記憶装置において、 前記コントロールゲートに絶縁膜を介して接するフロー
ティングゲートの上面に凹凸を設け、コントロールゲー
トとフローティングゲート間に発生する容量値を増大さ
せたことを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3245270A JPH0555605A (ja) | 1991-08-28 | 1991-08-28 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3245270A JPH0555605A (ja) | 1991-08-28 | 1991-08-28 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555605A true JPH0555605A (ja) | 1993-03-05 |
Family
ID=17131186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3245270A Pending JPH0555605A (ja) | 1991-08-28 | 1991-08-28 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555605A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288423B1 (en) | 1997-04-18 | 2001-09-11 | Nippon Steel Corporation | Composite gate structure memory cell having increased capacitance |
| KR20140074841A (ko) | 2012-12-10 | 2014-06-18 | 세이코 인스트루 가부시키가이샤 | 불휘발성 메모리 회로 |
-
1991
- 1991-08-28 JP JP3245270A patent/JPH0555605A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288423B1 (en) | 1997-04-18 | 2001-09-11 | Nippon Steel Corporation | Composite gate structure memory cell having increased capacitance |
| US6844268B1 (en) | 1997-04-18 | 2005-01-18 | Nippon Steel Corporation | Method for fabricating a semiconductor storage device having an increased dielectric film area |
| JP2005303334A (ja) * | 1997-04-18 | 2005-10-27 | Nippon Steel Corp | 半導体装置の製造方法 |
| JP2008182261A (ja) * | 1997-04-18 | 2008-08-07 | Pegre Semiconductors Llc | 半導体装置及びその製造方法 |
| USRE42004E1 (en) | 1997-04-18 | 2010-12-21 | Fumitaka Sugaya | Method for fabricating a semiconductor storage device having an increased dielectric film area |
| KR20140074841A (ko) | 2012-12-10 | 2014-06-18 | 세이코 인스트루 가부시키가이샤 | 불휘발성 메모리 회로 |
| US9053798B2 (en) | 2012-12-10 | 2015-06-09 | Seiko Instruments Inc. | Non-volatile memory circuit |
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