JPH0555606A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0555606A
JPH0555606A JP3328642A JP32864291A JPH0555606A JP H0555606 A JPH0555606 A JP H0555606A JP 3328642 A JP3328642 A JP 3328642A JP 32864291 A JP32864291 A JP 32864291A JP H0555606 A JPH0555606 A JP H0555606A
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Abstract

(57)【要約】 【目的】浮遊ゲートと制御ゲートとの間の層間絶縁膜と
してＯＮＯ膜を用いたＥＰＲＯＭにおいて、紫外線によ
るデータ消去時に制御ゲートに実効的に負電圧を印加で
きるようにしてデータ消去後の制御ゲートのしきい値電
圧を低下させ、動作電圧の低電圧化を図る。 【構成】本発明による半導体記憶装置は、第１の導電型
の半導体基板３０と、この半導体基板３０の一表面に形
成され酸化膜−窒化膜−酸化膜の三層構造の層間絶縁膜
３７を介して積層された浮遊ゲート３６と制御ゲート３
８をもったデータを記憶するメモリセル３１と、このメ
モリセル３１に電圧を供給するデコーダ３２と、半導体
基板３０の前記表面に形成された前記第１の導電型と異
なる第２の導電型の第１ウエル３３の中に形成された前
記第１の導電型の第２ウエル３４とを備え、メモリセル
３１またはデコーダ３２のいずれか一つは第２ウエル３
４に形成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
特に電気的にプログラム可能で紫外線により記憶データ
の消去が可能なＥＰＲＯＭに関する。
【０００２】
【従来の技術】電気的にプログラム可能な不揮発性のＭ
ＯＳ型半導体メモリの一つとして、記憶データを紫外線
により消去できるＥＰＲＯＭが一般に知られている。図
３は公知の浮遊ゲートをもつＥＰＲＯＭの構造を示す断
面図である。図３において、ＥＰＲＯＭはデータを記憶
するメモリセルが形成される領域Ａと、メモリセルの制
御ゲートに選択的に電圧を印加するデコーダ用トランジ
スタが形成される領域Ｂとを備えている。
【０００３】このＥＰＲＯＭは、通常ｎチャネルで構成
され、ｐ型シリコン基板１０上に、メモリセルやデコー
ダ用トランジスタ等を形成してなる。実際には、メモリ
セルはマトリックス状に配列され、デコーダはその周辺
部にメモリセルの選択を行うために配置されている。
【０００４】メモリセル形成領域Ａに形成されたメモリ
セルは、電子の蓄積を行う浮遊ゲート１１と、ｎ型不純
物（ｎ+ ）の高濃度拡散層により形成されプログラム時
に基板１０内にホットエレクトロンを発生させるソース
（Ｓ）・ドレイン（Ｄ）領域１２、１３と、ホットエレ
クトロンを通過させることができる薄いゲート酸化膜１
４と、データの読み出し時に電圧が印加される制御ゲー
ト（ＣＧ）１５と、浮遊ゲート１１と制御ゲート１５と
の間を絶縁し、かつ読み出し時に両ゲート１１、１５間
の結合容量を形成する誘電体膜となる層間絶縁膜１６と
からなる。この層間絶縁膜１６としては、従来は、熱酸
化法またはＣＶＤ法により形成された酸化シリコン膜
（ＳｉＯ2 ）が用いられていた。
【０００５】また、デコーダ用トランジスタ形成領域Ｂ
に形成されたデコーダ用トランジスタは、高濃度のｎ形
不純物（ｎ+ ）拡散層により形成されたソース（Ｓ）・
ドレイン（Ｄ）領域１７、１８と、ゲート電極（Ｇ）１
９と、ゲート絶縁用のゲート酸化膜２０とからなる。
【０００６】そしてメモリセルの制御ゲート１５はデコ
ーダ用トランジスタのドレイン１８と接続されており、
このデコーダ用トランジスタによってメモリセルの制御
ゲート１５に選択的に電圧が印加されるようになってい
る。なお、基板１０は通常アース電位に設定されてい
る。
【０００７】このように構成されたＥＰＲＯＭにおい
て、データの書き込みは、プログラム可能メモリのソー
スとドレイン間に１０〜１５Ｖの高電圧を印加してドレ
イン近傍で発生したホットエレクトロンを、制御ゲート
１５に選択的に電圧を印加して浮遊ゲート１１に注入す
ることによって行われ、データの消去は、図示しないパ
ッケージに設けた石英窓を通して紫外線を照射して浮遊
ゲート１１内の電子を消散させることによって行われ
る。
【０００８】このようなＥＰＲＯＭに対して、最近、メ
モリセルの浮遊ゲート１１と制御ゲート１５との間の絶
縁耐圧および信頼性を向上させるため、両ゲート１１、
１５間の層間絶縁膜１６として、従来の酸化シリコン膜
に代えて酸化膜（ＳｉＯ2 ）−窒化膜（Ｓｉ3 Ｎ4 ）−
酸化膜（ＳｉＯ2 ）の三層構造をもつ三層膜（以下、Ｏ
ＮＯ膜と呼ぶ。）を用いる場合が多くなりつつある。
【０００９】このように、浮遊ゲート１１と制御ゲート
１５との間の層間絶縁膜１６としてＯＮＯ膜を用いた場
合、記憶データの紫外線による一括消去時に制御ゲート
１５に電圧ＶCGを印加すると、データ消去後のメモリセ
ルの制御特性が変化して制御ゲート１５のしきい値電圧
Ｖthがこの印加電圧ＶCGの大きさに依存して変化するこ
とが知られている。この点については、例えば、Seiich
i Mori et al., IEEETransaction on Electron Device
s, Vol. 38, No.2, Feb. 1991, pp. 220-277に開示され
ている。すなわち、データ消去時の制御ゲート電圧ＶCG
とデータ消去後の制御ゲート１５のしきい値電圧Ｖthと
の関係を示す図４に示されているように、層間絶縁膜１
６に酸化シリコン膜を用いた場合は制御ゲート電圧ＶCG
の大きさとは無関係にしきい値電圧Ｖthは一定であるの
に対し、ＯＮＯ膜を用いた場合には制御ゲート電圧ＶCG
を低くするにつれてしきい値電圧Ｖthもそれに対応して
低くなる。従来は、データの消去は制御ゲート１５への
電圧の印加なしに行っていたため、ＯＮＯ膜を用いた場
合も、データ消去後のしきい値電圧Ｖthは酸化シリコン
膜を用いた場合と同じく１．５Ｖ程度である。
【００１０】ＥＰＲＯＭを通常の５Ｖ系の電源電圧で使
用する場合はしきい値電圧を１．５Ｖ程度と従来通りに
設定してよいが、１．５Ｖ系の低電圧の電池で作動する
製品に使用する場合にはしきい値電圧をさらに低くする
ことが要求される。そこで、図４に示すＯＮＯ膜の特性
を利用して、データ消去時に制御ゲート１５に負電圧を
印加してデータ消去後のしきい値電圧Ｖthを約１〜０．
５Ｖに低下させることが考えられる。この程度にしきい
値電圧を低下させると、１．５Ｖ系の電池により動作さ
せることが可能である。
【００１１】
【発明が解決しようとする課題】しかしながら、図３に
示すような構造の従来のＥＰＲＯＭにおいては、デコー
ダ用トランジスタはメモリセルの制御ゲート１５に対し
て基板１０を基準として正電圧しか印加することができ
ない。すなわち、ｐ型基板１０がアースされているため
制御ゲート１５に負電圧を印加するとｐ型基板１０とｎ
型ドレイン１８との間が順方向になるため、負電圧を制
御ゲート１５に印加することはできない。したがって、
データ消去時に制御ゲート１５に負電圧を印加すること
ができないという問題がある。
【００１２】本発明は、上記従来技術の問題点を解決す
るためになされたものであり、浮遊ゲートと制御ゲート
との間の層間絶縁膜としてＯＮＯ膜を用いたＥＰＲＯＭ
において、紫外線によるデータ消去時に制御ゲートに実
効的に負電圧を印加することによりデータ消去後の制御
ゲートのしきい値電圧を低下させることができ、動作電
圧の低電圧化を容易に実現しうるＥＰＲＯＭを提供する
ことを目的とする。
【００１３】
【課題を解決するための手段】本発明は、上記目的を達
成するために、第１の導電型の半導体基板と、当該半導
体基板の一表面に形成され酸化膜−窒化膜−酸化膜の三
層構造の層間絶縁膜を介して積層された浮遊ゲートと制
御ゲートをもったデータを記憶するための消去可能メモ
リセルと、前記半導体基板の前記表面に形成され前記メ
モリセルに電圧を供給するデコーダと、前記半導体基板
の前記表面に形成された前記第１の導電型と異なる第２
の導電型の第１ウエルと、当該第１ウエルの中に形成さ
れ前記メモリセルまたは前記デコーダのいずれか一つが
形成されかつ前記第１の導電型を有する第２ウエルとを
備えて構成した。
【００１４】
【作用】このように構成された半導体記憶装置は、例え
ば、メモリセルがｎチャネルＭＯＳの場合、次のように
動作する。
【００１５】まず、メモリセルが第２ウエル（ｐ型）の
領域に形成されている場合には、基板（ｐ型）をアース
し、第１ウエル（ｎ型）に正の電源電圧を加え、第２ウ
エル（ｐ型）に電源電圧より低い正の電圧を加えると、
基板と第１ウエルとの間および第１ウエルと第２ウエル
との間はそれぞれ固定される。その結果、デコーダのド
レイン（ｎ型）を通じてメモリセルの制御ゲートに基板
のアース電位を基準として実効的に負の電圧がかかって
いることになる。
【００１６】これに対し、デコーダが第２ウエル（ｐ
型）の領域に形成されている場合には第２ウエル（ｐ
型）をアースし、第１ウエル（ｎ型）に正の電源電圧を
加え、基板（ｐ型）に電源電圧より低い正の電圧を加え
ると、基板と第１ウエルとの間および第１ウエルと第２
ウエルとの間はそれぞれ逆方向になるため、第２ウエル
はアース電位に、基板は正電位にそれぞれ固定される。
その結果、デコーダのドレイン（ｎ型）を通じてメモリ
セルの制御ゲートに第２ウエルのアース電位が付与され
ることになる。この時、制御ゲートには基板の電位を基
準として実効的に負の電圧がかかっていることになる。
【００１７】いずれの場合においてもメモリセルの制御
ゲートに実効的に負の電圧を印加することができるの
で、メモリセルの層間絶縁膜に窒化膜を含む三層膜を用
いたことと相俟って、紫外線によるデータ消去時にメモ
リセルの制御ゲートに実効的に負電圧を加えることによ
ってデータ消去後の制御ゲートのしきい値電圧を低下さ
せることができる。
【００１８】
【実施例】図１は本発明の一実施例に係るｎチャネルＥ
ＰＲＯＭの構造を示す断面図である。同図において、Ａ
はメモリセル形成領域、Ｂはデコーダ用トランジスタ形
成領域である。
【００１９】このＥＰＲＯＭは、半導体基板としてｐ型
の導電性を有するｐ型シリコン基板３０を用い、活性領
域のメモリセル形成領域Ａにメモリセル３１を、また、
活性領域のデコーダ用トランジスタ形成領域Ｂにデコー
ダ用トランジスタ３２をそれぞれ形成してなる。実際に
は、前述したように、メモリセル３１はマトリックス状
に配列されてメモリセルマトリックスを構成し、デコー
ダとなるトランジスタ３２はその周辺部に配置されてい
る。
【００２０】本実施例においては、ｐ型シリコン基板３
０内のメモリセル形成領域Ａに、ｎ型の第１のウエル３
３の内部にｐ型の第２のウエル３４が形成されたダブル
ウエル構造が形成されている。各ウエル３３、３４の深
さは、ｐ型ウエル３４が基板３０の表面から１０００〜
３０００ｎｍ程度、ｎ型ウエル３３がｐ型ウエル３４の
底から１０００〜２０００ｎｍ程度の深さをそれぞれ有
している。それぞれの不純物濃度については、例えば、
ｐ型基板３０で１×１０15〜９×１０15ｃｍ-3程度、ｎ
型ウエル３３で１×１０16〜１×１０18ｃｍ-3程度、ｐ
型ウエル３４で１×１０16〜１×１０18ｃｍ-3程度であ
る。
【００２１】また、ｐ型ウエル３４の領域にはメモリセ
ル３１が形成されている。このメモリセル３１は、周知
の工程により、メモリセル用トランジスタのチャネル領
域に、膜厚が１０〜３０ｎｍ程度の薄いゲート酸化膜
（ＳｉＯ2 ）３５を介して、膜厚が１００〜３００ｎｍ
程度でかつ抵抗を下げるためにリンがドープされたポリ
シリコン膜からなる浮遊ゲート３６を、さらにこの上に
層間絶縁膜として酸化膜（ＳｉＯ2 ）−窒化膜（Ｓｉ3
Ｎ4 ）−酸化膜（ＳｉＯ2 ）の三層構造をもつ膜厚が１
０〜２０ｎｍ程度のＯＮＯ膜３７を介して、リンがドー
プされたポリシリコン膜又はポリシリコン膜と遷移金属
との複合膜からなる膜厚が２００〜４００ｎｍ程度の制
御ゲート（ＣＧ）３８をそれぞれ形成すると共に、ｐ型
ウエル３４表面の浮遊ゲート３６を挟む位置にリン又は
ヒ素のｎ型不純物（ｎ+ ）を高濃度に拡散して得たソー
ス（Ｓ）・ドレイン（Ｄ）領域３９、４０を形成して構
成されている。
【００２２】一方、メモリセル３１の周辺回路としての
デコーダ用トランジスタ３２はｐ型基板３０上のデコー
ダ用トランジスタ形成領域Ｂに形成されている。このト
ランジスタ３２は、周知の工程により、トランジスタの
チャネル領域に、膜厚が１０〜３０ｎｍ程度のゲート酸
化膜４１を介して、メモリセル３１の制御ゲート３８と
共用のゲート電極（Ｇ）４２を形成すると共に、ｐ型基
板３０表面のゲート電極４２を挟む位置にｎ型不純物の
高濃度拡散層（ｎ+ ）たるソース（Ｓ）・ドレイン
（Ｄ）領域４３、４４を形成して構成されている。そし
て、このデコーダ用トランジスタ３２のドレイン４４は
メモリセル３１の制御ゲート３８に接続されており、デ
ータの読み出し時に制御ゲート３８に選択的に電圧を供
給するようになっている。
【００２３】このように構成されたＥＰＲＯＭにおい
て、データの書き込みは、前述のように、プログラムを
するメモリセル３１のソース（Ｓ）とドレイン（Ｄ）間
に高電圧（例えば１０〜２０Ｖ）を印加してドレイン
（Ｄ）４０近傍で発生したホットエレクトロンを浮遊ゲ
ート３６に注入することによって行われる。
【００２４】また、記憶データの消去は、前述のよう
に、図示しない石英窓を通して紫外線を照射して浮遊ゲ
ート３６内の電子を追い出すことによって行われるが、
本実施例に係るＥＰＲＯＭの構造によれば、図４に示す
ＯＮＯ膜の特性を利用して、データ消去後の制御ゲート
３８のしきい値電圧を、１．５Ｖ系の電源電圧でも動作
可能な程度に低下させることができる。
【００２５】すなわち、データ消去時に、ｐ型基板３０
をアースし、ｎ型ウエル３３の電極５１を浮遊状態に
し、ｐ型ウエル３４の電極５２に正の電圧Ｖw （例えば
１〜２Ｖ）を加える。この時、ｐ型基板３０とｐ型ウエ
ル３４との間のｎ型ウエル３３が浮遊状態にあるため、
ｐ型基板３０はアース電位に、ｐ型ウエル３４は印加さ
れた正電位に固定される。その結果、メモリセル３１の
制御ゲート（ＣＧ）３８には、デコーダ用トランジスタ
３２のドレイン（Ｄ）４４を通じてｐ型基板３０のアー
ス電位が付与されることになり、ｐ型ウエル３４の電位
を基準として見れば実効的に負の電圧がかかっているこ
とになる。それゆえ、このような制御ゲート３８に実効
的に負電圧が印加された状態でデータ消去のための紫外
線照射を行えば、図４に示すＯＮＯ膜の特性曲線に従っ
て、データ消去後の制御ゲート３８のしきい値電圧Ｖth
を１〜０．５Ｖ程度にまで下げることができる。なお、
データ読み出し時には、ｎ型ウエル３３をフロート状
態、ｐ型ウエル３４の電極５２はアース電位とする。
【００２６】図２は本発明の他の実施例に係る半導体記
憶装置の一部構造を模式的に示す断面図であり、同じく
ｎチャネルで構成されたＥＰＲＯＭを示している。な
お、図１と同じものには同一符号を付し、その説明は省
略する。
【００２７】このＥＰＲＯＭは、第１実施例のＥＰＲＯ
Ｍと違ってデコーダ用トランジスタ形成領域Ｂにダブル
ウエル構造が形成されている。すなわち、本実施例で
は、デコーダ用トランジスタ３２が、ｐ型基板３０内に
形成されたｎ型の第１のウエル４５の内部に形成された
ｐ型の第２ウエル４６の領域に形成されている。なお、
各ウエル４５、４６の深さおよび各部３０、４５、４６
の不純物濃度については第１実施例のそれと同じであ
る。
【００２８】このＥＰＲＯＭの場合には、紫外線による
データ消去時にメモリセル３１の制御ゲート３８に実効
的に負電圧をかけるため、ｐ型ウエル４６の電極５４を
アースし、ｎ型ウエル４５の電極５３に正の電源電圧Ｖ
cc（例えば５Ｖ）を加え、さらにｐ型基板３０の電極５
０に電源電圧Ｖccより低い正の電圧Ｖsub （例えば１〜
２Ｖ）を加える。この時、ｐ型基板３０とｎ型ウエル４
５との間およびｎ型ウエル４５とｐ型ウエル４６との間
はそれぞれ逆方向になるため、ｐ型ウエル４６はアース
電位に、ｐ型基板３０およびｎ型ウエル４５はそれぞれ
印加された正電位に固定される。その結果、メモリセル
３１の制御ゲート３８には、デコーダ用トランジスタ３
２のドレイン（Ｄ）４４を通じてアース電位が付与され
ることになるため、ｐ型基板３０の電位を基準として見
れば実効的に負の電圧がかかっていることになる。それ
ゆえ、第１実施例の場合と同様、データ消去後の制御ゲ
ート３８のしきい値電圧Ｖthを１〜０．５Ｖ程度にまで
低下させることができる。なお、データ読み出し時に
は、ｐ型基板３０の電極５０はアース電位とし、ｎ型ウ
エル４５の電極５３をフロート状態とする。
【００２９】以上、本実施例に係るＥＰＲＯＭの構造に
よれば、ＥＰＲＯＭをｎチャネルで構成しつつデータ消
去時にメモリセル３１の制御ゲート３８に実効的に負電
圧を印加することができるので、図４に示すＯＮＯ膜の
特性に従って、データ消去後の制御ゲート３８のしきい
値電圧Ｖthを、従来の１．５Ｖ程度から１〜０．５Ｖ程
度にまで下げることができるようになる。そのため、読
み出し時の動作電圧の低電圧化が図られ、通常の５Ｖ系
動作の製品のみならず、普通の１．５Ｖの電池で動作す
る製品にもこのＥＰＲＯＭを使用することができるよう
になる。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
記憶データの消去時に制御ゲートに実効的に負電圧を印
加することができ、データ消去後の制御ゲートのしきい
値電圧を低下させることができるようになるため、動作
電圧の低電圧化を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例による半導体記憶装置の構造
を示す断面図である。
【図２】本発明の他の実施例による半導体記憶装置の構
造を示す断面図である。
【図３】従来技術によるＥＰＲＯＭの構造を示す断面図
である。
【図４】ＥＰＲＯＭにおけるデータ消去時の制御ゲート
に印加する電圧とデータ消去後のしきい値電圧との関係
を示すグラフである。
【符号の説明】
３０…ｐ型シリコン基板（半導体基板） ３１…メモリセル ３２…デコーダ用トランジスタ（デコーダ） ３３、４５…ｎ型ウエル（第１ウエル） ３４、４６…ｐ型ウエル（第２ウエル）

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】第１の導電型の半導体基板と、 当該半導体基板の一表面に形成され、酸化膜−窒化膜−
    酸化膜の三層構造の層間絶縁膜を介して積層された浮遊
    ゲートと制御ゲートをもったデータを記憶するための消
    去可能メモリセルと、 前記半導体基板の前記表面に形成され、前記メモリセル
    に電圧を供給するデコーダと、 前記半導体基板の前記表面に形成された前記第１の導電
    型と異なる第２の導電型の第１ウエルと、 当該第１ウエルの中に形成され、前記メモリセルまたは
    前記デコーダのいずれか一つが形成され、かつ前記第１
    の導電型を有する第２ウエルと、 を備えた半導体記憶装置。
  2. 【請求項２】請求項１記載の半導体記憶装置において、
    前記メモリセルはｎチャネルＭＯＳ型ＥＰＲＯＭ、前記
    デコーダはｎチャネルＭＯＳトランジスタである。
  3. 【請求項３】請求項１記載の半導体記憶装置において、
    前記半導体基板はｐ型、前記第１ウエルはｎ型、前記第
    ２ウエルはｐ型の導電型を有する。
  4. 【請求項４】請求項１記載の半導体記憶装置は、さら
    に、前記半導体基板、前記第１ウエルおよび前記第２ウ
    エルにそれぞれ互いに独立に電位を付与する手段を含
    む。
  5. 【請求項５】請求項１記載の半導体記憶装置において、
    前記メモリセルが前記第２ウエルに形成されている。
  6. 【請求項６】請求項１記載の半導体記憶装置において、
    前記デコーダが前記第２ウエルに形成されている。
  7. 【請求項７】請求項２記載の半導体記憶装置において、
    前記デコーダはドレインを有し、当該ドレインと前記メ
    モリセルの前記制御ゲートは互いに導線で接続されてい
    る。
  8. 【請求項８】請求項１記載の半導体記憶装置において、
    前記デコーダは前記メモリセルの隣にある。
  9. 【請求項９】第１の導電型の半導体基板と、 当該半導体基板の一表面に形成された前記第１の導電型
    と異なる第２の導電型の第１ウエルと、 当該第１ウエルの中に形成されかつ前記第１の導電型を
    有する第２ウエルと、 当該第２ウエルの表面に形成され、層間絶縁膜を介して
    積層されたデータを記憶するための浮遊ゲートと制御ゲ
    ートをもった消去可能メモリセルと、 当該消去可能メモリセルと同じ側の前記半導体基板の表
    面に形成され、前記メモリセルに電圧を印加するための
    デコーダと、 を備えた半導体記憶装置。
  10. 【請求項１０】請求項９記載の半導体記憶装置におい
    て、前記メモリセルはｎチャネルＭＯＳ型ＥＰＲＯＭ、
    前記デコーダはｎチャネルＭＯＳトランジスタである。
  11. 【請求項１１】請求項９記載の半導体記憶装置におい
    て、前記半導体基板はｐ型、前記第１ウエルはｎ型、前
    記第２ウエルはｐ型の導電型を有する。
  12. 【請求項１２】請求項９記載の半導体記憶装置は、さら
    に、前記半導体基板、前記第１ウエルおよび前記第２ウ
    エルにそれぞれ互いに独立に電位を付与する手段を含
    む。
  13. 【請求項１３】請求項９記載の半導体記憶装置におい
    て、前記メモリセルが前記第２ウエルに形成されてい
    る。
  14. 【請求項１４】請求項９記載の半導体記憶装置におい
    て、前記デコーダが前記第２ウエルに形成されている。
  15. 【請求項１５】請求項１０記載の半導体記憶装置におい
    て、前記デコーダはドレインを有し、当該ドレインと前
    記メモリセルの前記制御ゲートとは互いに導線で接続さ
    れている。
  16. 【請求項１６】請求項９記載の半導体記憶装置におい
    て、前記デコーダは前記メモリセルの隣にある。
  17. 【請求項１７】第１の導電型の半導体基板と、 当該半導体基板の一表面に形成され、層間絶縁膜を介し
    て積層されたデータを記憶するための浮遊ゲートと制御
    ゲートをもった消去可能メモリセルと、 当該消去可能メモリセルに隣接する前記半導体基板の表
    面に形成された前記第１の導電型と異なる第２の導電型
    の第１ウエルと、 当該第１ウエルの中に形成されかつ前記第１の導電型を
    有する第２ウエルと、 当該第２ウエルの表面に形成され、前記メモリセルに電
    圧を印加するためのデコーダと、 を備えた半導体記憶装置。
  18. 【請求項１８】請求項１７記載の半導体記憶装置におい
    て、前記メモリセルはｎチャネルＭＯＳ型ＥＰＲＯＭ、
    前記デコーダはｎチャネルＭＯＳトランジスタである。
  19. 【請求項１９】請求項１７記載の半導体記憶装置におい
    て、前記半導体基板はｐ型、前記第１ウエルはｎ型、前
    記第２ウエルはｐ型の導電型を有する。
  20. 【請求項２０】請求項１７記載の半導体記憶装置は、さ
    らに、前記半導体基板、前記第１ウエルおよび前記第２
    ウエルにそれぞれ互いに独立に電位を付与する手段を含
    む。
  21. 【請求項２１】請求項１７記載の半導体記憶装置におい
    て、前記メモリセルが前記第２ウエルに形成されてい
    る。
  22. 【請求項２２】請求項１７記載の半導体記憶装置におい
    て、前記デコーダが前記第２ウエルに形成されている。
  23. 【請求項２３】請求項１８記載の半導体記憶装置におい
    て、前記デコーダはドレインを有し、当該ドレインと前
    記メモリセルの前記制御ゲートとは互いに導線で接続さ
    れている。
  24. 【請求項２４】請求項１７記載の半導体記憶装置におい
    て、前記デコーダは前記メモリセルの隣にある。
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