JPH0559607B2 - - Google Patents
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- JPH0559607B2 JPH0559607B2 JP18909287A JP18909287A JPH0559607B2 JP H0559607 B2 JPH0559607 B2 JP H0559607B2 JP 18909287 A JP18909287 A JP 18909287A JP 18909287 A JP18909287 A JP 18909287A JP H0559607 B2 JPH0559607 B2 JP H0559607B2
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- transistors
- gain control
- transistor
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- 239000000284 extract Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
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- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、利得制御回路に関し、特に半導体集
積回路に適した利得制御回路に関する。
積回路に適した利得制御回路に関する。
従来、この種の利得制御回路は第２図に示すよ
うな構成となつていた。
うな構成となつていた。
第２図において第１のトランジスタ１のベース
は第１の利得制御電圧入力端子２へ接続され、第
２のトランジスタ３のベースは第２の利得制御電
圧入力端子４へ接続され、第１、第２のトランジ
スタ１，３のエミツタはそれぞれ第１、第２のエ
ミツタ抵抗５，６を介して電流源７へ接続されて
いる。第１のトランジスタ１のコレクタは第１の
ダイオード８のカソードと第３のトランジスタ９
のベースへ接続され、第２のトランジスタ３のコ
レクタは第２のダイオード１０のカソードと第４
のトランジスタ１１のベースへ接続され、第１、
第２のダイオード８，１０のアノードは共通にバ
イアス源１２へ接続されている。第３、第４のト
ランジスタ９，１１のエミツタは共通に信号電流
源１３へ接続され、第３、第４のトランジスタ
９，１１のコレクタはそれぞれ第１、第２の負荷
１４，１５を介して電源へ接続されている。ま
た、第１、第２のダイオード８，１０は整合が取
られており、第３、第４のトランジスタ９，１１
も整合が取られている。
は第１の利得制御電圧入力端子２へ接続され、第
２のトランジスタ３のベースは第２の利得制御電
圧入力端子４へ接続され、第１、第２のトランジ
スタ１，３のエミツタはそれぞれ第１、第２のエ
ミツタ抵抗５，６を介して電流源７へ接続されて
いる。第１のトランジスタ１のコレクタは第１の
ダイオード８のカソードと第３のトランジスタ９
のベースへ接続され、第２のトランジスタ３のコ
レクタは第２のダイオード１０のカソードと第４
のトランジスタ１１のベースへ接続され、第１、
第２のダイオード８，１０のアノードは共通にバ
イアス源１２へ接続されている。第３、第４のト
ランジスタ９，１１のエミツタは共通に信号電流
源１３へ接続され、第３、第４のトランジスタ
９，１１のコレクタはそれぞれ第１、第２の負荷
１４，１５を介して電源へ接続されている。ま
た、第１、第２のダイオード８，１０は整合が取
られており、第３、第４のトランジスタ９，１１
も整合が取られている。
次に、この従来例の動作について説明する。
第２図において、第１、第２の利得制御入力端
子２，４に印加された制御入力電圧の差電圧に応
じて第１、第２のトランジスタ１，３のコレクタ
電流は変化する。ここで第１、第２のトランジス
タ１，３のコレクタ電流をそれぞれIC1，IC2とし、
第３、第４のトランジスタ９，１１のベース電流
をそれぞれIB3，IB4とし、第１、第２のダイオー
ド８，１０の順方向電圧をそれぞれVF1，VF2と
すると次式が成立する。
子２，４に印加された制御入力電圧の差電圧に応
じて第１、第２のトランジスタ１，３のコレクタ
電流は変化する。ここで第１、第２のトランジス
タ１，３のコレクタ電流をそれぞれIC1，IC2とし、
第３、第４のトランジスタ９，１１のベース電流
をそれぞれIB3，IB4とし、第１、第２のダイオー
ド８，１０の順方向電圧をそれぞれVF1，VF2と
すると次式が成立する。
VF1−VF2＝KT／ｑlnIC1＋IB3／IC2＋IB4 ……(1)
ここで
Ｋはボルツマン定数
Ｔは接合の絶対温度
ｑは電子の電荷
又、第３、第４のトランジスタ９，１１のコレ
クタ電流をそれぞれIC3，IC4とすると IC3／IC4＝Expｑ／KT（VF2−VF1） ＝IC2＋IB4／IC1＋IB3 ……(2) ここで、コレクタ電流IC1，IC2に対し、ベース
電流IB3，IB4が十分小さい領域では IB3≪IC1、IB4≪IC2 ……(3) IC3／IC4≒IC2／IC1 ……(4) が得られる。
クタ電流をそれぞれIC3，IC4とすると IC3／IC4＝Expｑ／KT（VF2−VF1） ＝IC2＋IB4／IC1＋IB3 ……(2) ここで、コレクタ電流IC1，IC2に対し、ベース
電流IB3，IB4が十分小さい領域では IB3≪IC1、IB4≪IC2 ……(3) IC3／IC4≒IC2／IC1 ……(4) が得られる。
すなわち、第１、第２のトランジスタ１，３に
流れる電流に応じて信号電流源１３の電流が第
３、第４のトランジスタ９，１１に分割されて流
れていた。すなわち、第１、第２の利得制御入力
端子２，４に印加する電圧の差電圧によつて第
１、第２の負荷１４，１５へ流れる信号電流源１
３の電流の分割比を変えることができ、これによ
り利得を制御できる。
流れる電流に応じて信号電流源１３の電流が第
３、第４のトランジスタ９，１１に分割されて流
れていた。すなわち、第１、第２の利得制御入力
端子２，４に印加する電圧の差電圧によつて第
１、第２の負荷１４，１５へ流れる信号電流源１
３の電流の分割比を変えることができ、これによ
り利得を制御できる。
しかし、第２図に示した従来例では、利得を十
分に小さくしぼり込むことができない欠点があつ
た。すなわち、利得を十分に小さくしぼり込むよ
うな条件に設定するともはや(3)式の条件にあては
まらず、(4)式が成立しない。
分に小さくしぼり込むことができない欠点があつ
た。すなわち、利得を十分に小さくしぼり込むよ
うな条件に設定するともはや(3)式の条件にあては
まらず、(4)式が成立しない。
すなわち、第１の負荷１４へ流れる信号成分を
十分下げるように、第１、第２の利得制御入力端
子２，４へ電圧を印加し、第２のトランジスタ３
をカツトオフにまでおいこんだ場合にも第２のダ
イオード１０へは第４のトランジスタ１１のベー
ス電流が流れる。しかも、この場合の第４のトラ
ンジスタ１１には信号電流源１３の電流のほとん
どが流れているため第４のトランジスタ１１のベ
ース電流は大きくなつている。したがつて、第２
図に示した従来例で得られる最大のIC3／IC4の比
は電流源７の電流をIE、信号電流源１３の電流を
IS、第３、第４のトランジスタ９，１１の電流増
幅率をβとして IC3／IC4＝IS／βIE ……(5) とあらわされる。すなわち、最大のATT量（自
動利得減衰量）が大きくとれない欠点があつた。
又、電流比を正確に示す(2)式に第３、第４のトラ
ンジスタ９，１１のベース電流の項があるため、
信号電流源１３の電流の変化で電流比が変化して
しまうため、ATT量が変化してしまい歪が発生
する欠点があつた。
十分下げるように、第１、第２の利得制御入力端
子２，４へ電圧を印加し、第２のトランジスタ３
をカツトオフにまでおいこんだ場合にも第２のダ
イオード１０へは第４のトランジスタ１１のベー
ス電流が流れる。しかも、この場合の第４のトラ
ンジスタ１１には信号電流源１３の電流のほとん
どが流れているため第４のトランジスタ１１のベ
ース電流は大きくなつている。したがつて、第２
図に示した従来例で得られる最大のIC3／IC4の比
は電流源７の電流をIE、信号電流源１３の電流を
IS、第３、第４のトランジスタ９，１１の電流増
幅率をβとして IC3／IC4＝IS／βIE ……(5) とあらわされる。すなわち、最大のATT量（自
動利得減衰量）が大きくとれない欠点があつた。
又、電流比を正確に示す(2)式に第３、第４のトラ
ンジスタ９，１１のベース電流の項があるため、
信号電流源１３の電流の変化で電流比が変化して
しまうため、ATT量が変化してしまい歪が発生
する欠点があつた。
上述した従来の利得制御回路に対し本発明は最
大ATT量を大きくし、しかもATT量が信号電流
源の大きさやトランジスタの電流増幅率によらな
い独創的な内容を有する。
大ATT量を大きくし、しかもATT量が信号電流
源の大きさやトランジスタの電流増幅率によらな
い独創的な内容を有する。
本発明の利得制御回路は、第１および第２の利
得制御電流入力端子それぞれにアノード（または
カシード）が接続され互いのカソード（またはア
ノード）が接続された第１および第２のダイオー
ドと、前記第１および第２の利得制御電流入力端
子それぞれにベースが接続された第１および第２
のNPNトランジスタ（またはPNPトランジス
タ）と、この第１および第２のNPNトランジス
タ（またはPNPトランジスタの共通エミツタに
接続された信号電流源とを含み、前記第１および
第２のNPNトランジスタ（またはPNPトランジ
スタ）それぞれのコレクタから出力を取り出すこ
とを特徴とする。
得制御電流入力端子それぞれにアノード（または
カシード）が接続され互いのカソード（またはア
ノード）が接続された第１および第２のダイオー
ドと、前記第１および第２の利得制御電流入力端
子それぞれにベースが接続された第１および第２
のNPNトランジスタ（またはPNPトランジス
タ）と、この第１および第２のNPNトランジス
タ（またはPNPトランジスタの共通エミツタに
接続された信号電流源とを含み、前記第１および
第２のNPNトランジスタ（またはPNPトランジ
スタ）それぞれのコレクタから出力を取り出すこ
とを特徴とする。
次に、本発明について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の利得制御回路の回
路図である。第１図において、第１のトランジス
タ１′のベースは第１の利得制御入力端子２へ接
続され、第２のトランジスタ３′のベースは第２
の利得制御入力端子４へ接続されている。第１、
第２のトランジスタ１′，３′のエミツタはそれぞ
れ第１、第２のエミツタ抵抗５，６を介して電流
源７へ接続され、第１のトランジスタ１′のコレ
クタは第１の利得制御電流入力端子ａを介して第
１のダイオード８のアノード端子と第３のトラン
ジスタ（特許請求の範囲に記載の第１のNPNト
ランジスタ）９のベースへ接続され、第２のトラ
ンジスタ３′のコレクタは第２の利得制御電流入
力端子ｂを介して第２のダイオード１０のアノー
ドと第４のトランジスタ（特許請求の範囲に記載
の第２のNPNトランジスタ）１１のベースへ接
続されている。
路図である。第１図において、第１のトランジス
タ１′のベースは第１の利得制御入力端子２へ接
続され、第２のトランジスタ３′のベースは第２
の利得制御入力端子４へ接続されている。第１、
第２のトランジスタ１′，３′のエミツタはそれぞ
れ第１、第２のエミツタ抵抗５，６を介して電流
源７へ接続され、第１のトランジスタ１′のコレ
クタは第１の利得制御電流入力端子ａを介して第
１のダイオード８のアノード端子と第３のトラン
ジスタ（特許請求の範囲に記載の第１のNPNト
ランジスタ）９のベースへ接続され、第２のトラ
ンジスタ３′のコレクタは第２の利得制御電流入
力端子ｂを介して第２のダイオード１０のアノー
ドと第４のトランジスタ（特許請求の範囲に記載
の第２のNPNトランジスタ）１１のベースへ接
続されている。
第１、第２のダイオード８，１０のカソードは
共通に接続されてバイマス源１２へ接続され、第
３、第４のトランジスタ９，１１のエミツタは共
通に接続されて信号電流源１３へ接続され、第
３、第４のトランジスタ９，１１のコレクタはそ
れぞれ第１、第２の負荷１４，１５を介して電源
へ接続されている。又、ここで、第１、第２のト
ランジスタ１′，３′に対し第３、第４のトランジ
スタ９，１１は導電型式が異なるように選ばれ、
第１図においては第１、第２のトランジスタ１′，
３′はPNPトランジスタが用いられ、第３、第４
のトランジスタ９，１１はNPNトランジスタが
用いられている。又、第１、第２のダイオード
８，１０は整合が取られており、第３、第４のト
ランジスタ９，１１も整合が取られている。
共通に接続されてバイマス源１２へ接続され、第
３、第４のトランジスタ９，１１のエミツタは共
通に接続されて信号電流源１３へ接続され、第
３、第４のトランジスタ９，１１のコレクタはそ
れぞれ第１、第２の負荷１４，１５を介して電源
へ接続されている。又、ここで、第１、第２のト
ランジスタ１′，３′に対し第３、第４のトランジ
スタ９，１１は導電型式が異なるように選ばれ、
第１図においては第１、第２のトランジスタ１′，
３′はPNPトランジスタが用いられ、第３、第４
のトランジスタ９，１１はNPNトランジスタが
用いられている。又、第１、第２のダイオード
８，１０は整合が取られており、第３、第４のト
ランジスタ９，１１も整合が取られている。
次に本実施例の動作について説明する。
第１、第２のトランジスタ１′，３′のコレクタ
電流をそれぞれIC1，IC2とし、第３、第４のトラ
ンジスタ９，１１のベース電流をそれぞれIB3，
IB4とし、第１、第２のダイオード８，１０の順
方向電圧をそれぞれVF1，VF2とすると、次式が
成立する。
電流をそれぞれIC1，IC2とし、第３、第４のトラ
ンジスタ９，１１のベース電流をそれぞれIB3，
IB4とし、第１、第２のダイオード８，１０の順
方向電圧をそれぞれVF1，VF2とすると、次式が
成立する。
VF1−VF2＝KT／ｑlnIC1−IB3／IC2−IB4 ……(6)
又、第３、第４のトランジスタ９，１１のコレ
クタ電流をそれぞれIC3，IC4とすると、次の関係
が成立する。
クタ電流をそれぞれIC3，IC4とすると、次の関係
が成立する。
IC3／IC4＝ExpｑKT（VF1／VF2）
＝IC1−IB3／IC2−IB4
＝IC1／IC2 ……(7)
（∴ IC3／IB3＝IC4／IB4＝β）
すなわち、第１、第２のトランジスタ１′，
３′の電流比に応じて信号電流源１３の電流が第
３、第４のトランジスタ９，１１に分割されて流
れ、第１、第２の負荷１４，１５へ取り出せるこ
とを示している。
３′の電流比に応じて信号電流源１３の電流が第
３、第４のトランジスタ９，１１に分割されて流
れ、第１、第２の負荷１４，１５へ取り出せるこ
とを示している。
第３図は本発明の他の実施例の回路図である。
第１図に示した実施例とは共通エミツタ接続され
た第５、第６のトランジスタ１６，１７が追加さ
れてそれぞれのベースは第４、３のトランジスタ
１１，９のベースにそれぞれ共通に接続され、又
それぞれのコレクタは第３、４のトランジスタ
９，１１のコレクタにそれぞれ共通に接続され、
第５、第６のトランジスタの共通エミツタには電
流源１８が接続されており、電流源１８の値は信
号電流源１３の直流成分と同じに設定されてい
る。
第１図に示した実施例とは共通エミツタ接続され
た第５、第６のトランジスタ１６，１７が追加さ
れてそれぞれのベースは第４、３のトランジスタ
１１，９のベースにそれぞれ共通に接続され、又
それぞれのコレクタは第３、４のトランジスタ
９，１１のコレクタにそれぞれ共通に接続され、
第５、第６のトランジスタの共通エミツタには電
流源１８が接続されており、電流源１８の値は信
号電流源１３の直流成分と同じに設定されてい
る。
第３図に示した実施例は、利得を制御しても出
力の第１、第２の負荷に流れる直流成分は変化し
ないようにしたもので他は第１図の実施例と同じ
である。
力の第１、第２の負荷に流れる直流成分は変化し
ないようにしたもので他は第１図の実施例と同じ
である。
以上説明したように本発明は、最大ATT量を
大きく取ることができ、しかも、ATT量が信号
電流の変化に対して変化しないため歪が発生しな
い効果がある。
大きく取ることができ、しかも、ATT量が信号
電流の変化に対して変化しないため歪が発生しな
い効果がある。
第１図は本発明の一実施例の回路図、第２図は
従来の利得制御回路の回路図、第３図は本発明の
他の実施例の回路図である。 図において、１，３，９，１１，１６，１７…
…トランジスタ、２，４……利得制御電圧入力端
子、５，６……抵抗、７，１８……電流源、８，
１０……ダイオード、１２……バイアス源、１３
……信号電流源、１４，１５……負荷、ａ，ｂ…
…利得制御電流入力端子を示す。
従来の利得制御回路の回路図、第３図は本発明の
他の実施例の回路図である。 図において、１，３，９，１１，１６，１７…
…トランジスタ、２，４……利得制御電圧入力端
子、５，６……抵抗、７，１８……電流源、８，
１０……ダイオード、１２……バイアス源、１３
……信号電流源、１４，１５……負荷、ａ，ｂ…
…利得制御電流入力端子を示す。
Claims (1)
- １ 第１および第２の利得制御電流入力端子それ
ぞれにアノード（またはカソード）が接続され互
いのカソード（またはアノード）が接続された第
１および第２のダイオードと、前記第１および第
２の利得制御電流入力端子それぞれにベースが接
続された第１および第２のNPNトランジスタ
（またはPNPトランジスタ）と、この第１および
第２のNPNトランジスタ（またはPNPトランジ
スタ）の共通エミツタに接続された信号電流源と
を含み、前記第１および第２のNPNトランジス
タ（またはPNPトランジスタ）それぞれのコレ
クタから出力を取り出すことを特徴とする利得制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18909287A JPS6432509A (en) | 1987-07-28 | 1987-07-28 | Gain control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18909287A JPS6432509A (en) | 1987-07-28 | 1987-07-28 | Gain control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6432509A JPS6432509A (en) | 1989-02-02 |
| JPH0559607B2 true JPH0559607B2 (ja) | 1993-08-31 |
Family
ID=16235199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18909287A Granted JPS6432509A (en) | 1987-07-28 | 1987-07-28 | Gain control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6432509A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1309712B1 (it) * | 1999-02-19 | 2002-01-30 | St Microelectronics Srl | Amplificatore a multistadio a guadagno variabile ad elevata banda difrequenza e ridotte variazioni di fase |
-
1987
- 1987-07-28 JP JP18909287A patent/JPS6432509A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6432509A (en) | 1989-02-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |