JPH0560141B2 - - Google Patents
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- JPH0560141B2 JPH0560141B2 JP58138301A JP13830183A JPH0560141B2 JP H0560141 B2 JPH0560141 B2 JP H0560141B2 JP 58138301 A JP58138301 A JP 58138301A JP 13830183 A JP13830183 A JP 13830183A JP H0560141 B2 JPH0560141 B2 JP H0560141B2
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- arithmetic
- vector
- error
- flop
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Theoretical Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、第１のベクトル・データと第２の
ベクトル・データとの間で対応する要素毎に順次
指定された演算を行なうベクトル演算処理装置に
関する。Detailed Description of the Invention [Technical Field of the Invention] The present invention relates to a vector arithmetic processing device that sequentially performs a specified operation for each corresponding element between first vector data and second vector data. Regarding.
［発明の技術的背景とその問題点］
この種のベクトル演算処理装置では、各要素毎
の演算結果はベクトル・レジスタ（ベクトル・レ
ジスタ群）に一時格納される。そして各要素毎の
演算がすべて終了した後、ベクトル・レジスタに
格納された演算結果が主メモリにストアされる。
また、この種のベクトル演算処理装置では、ベク
トル演算処理中に演算エラーが発生すると、その
時点で割込みが入り、演算が中断される。この場
合、上述したように、すでに求められている演算
結果はベクトル・レジスタの中にのみ存在し、主
メモリにはストアされないため問題であつた。と
ころで、要素数が多数あり、全要素の演算結果が
ベクトル・レジスタに格納できない場合にはベク
トル・データ（アレイ・オペランド・データ）を
複数ブロツクに分けてベクトル演算処理が行なわ
れる。この場合にも、演算エラーが発生して演算
が中断すると、該当ブロツクの結果は主メモリに
ストアされないことになる。[Technical background of the invention and its problems] In this type of vector arithmetic processing device, the arithmetic results for each element are temporarily stored in a vector register (vector register group). After all operations for each element are completed, the operation results stored in the vector register are stored in the main memory.
Furthermore, in this type of vector arithmetic processing device, if an arithmetic error occurs during vector arithmetic processing, an interrupt is generated at that point and the arithmetic operation is interrupted. In this case, as mentioned above, there was a problem because the operation results that have already been obtained exist only in the vector register and are not stored in the main memory. By the way, when there are a large number of elements and the operation results of all elements cannot be stored in the vector register, vector data (array operand data) is divided into a plurality of blocks and vector operation processing is performed. In this case as well, if an operation error occurs and the operation is interrupted, the result of the corresponding block will not be stored in the main memory.
そこで、この問題を解消するために、演算エラ
ー割込みの後、演算エラーが発生した次のステツ
プから演算を再開することが考えられる。しか
し、これを実現するためには繁雑な手続きが必要
となり、実用性に乏しかつた。これは、処理の高
速化のために、ベクトル演算処理が演算パイプラ
イン制御により行なわれていることによる。 Therefore, in order to solve this problem, it is conceivable to restart the calculation from the next step where the calculation error occurred after the calculation error interrupt. However, in order to achieve this, complicated procedures were required, making it impractical. This is because vector arithmetic processing is performed by arithmetic pipeline control in order to speed up processing.
［発明の目的］
この発明は上記事情に鑑みてなされたものでそ
の目的は、ベクトル演算処理の際に演算エラーが
発生しても正常演算の場合と変わらずに処理が継
続でき、しかも演算エラー処理が可能なベクトル
演算処理装置を提供することにある。[Purpose of the Invention] This invention was made in view of the above circumstances, and its purpose is to enable processing to continue as in the case of normal operation even if an arithmetic error occurs during vector arithmetic processing, and to prevent the arithmetic error from occurring. The object of the present invention is to provide a vector arithmetic processing device capable of processing.
［発明の概要］
この発明は、マイクロプログラム制御方式のベ
クトル演算処理装置において、第１フリツプフロ
ツプの状態と演算器からの演算エラー信号とによ
り演算エラー割込みが発生される構成とし、ベク
トル演算処理に際し第１フリツプフロツプをセツ
トしておくことにより、ベクトル演算処理中に演
算エラー割込みが発生するのを禁止するようにし
ている。また、この発明は、演算エラー信号によ
りセツトされる第２フリツプフロツプと、ベクト
ル演算実行要素番号をカウントするカウンタとを
設け、このカウンタのカウント動作を第２フリツ
プフロツプのセツト状態に応じて禁止することに
より、演算エラー発生時のベクトル演算実行要素
番号をカウンタに保持し、ベクトル演算処理終了
後、第２フリツプフロツプがセツト状態のときに
当該カウンタの内容に基づいて演算エラー処理が
行なわれるようにしている。[Summary of the Invention] The present invention provides a vector arithmetic processing device using a microprogram control system, in which an arithmetic error interrupt is generated depending on the state of a first flip-flop and an arithmetic error signal from an arithmetic unit. By setting one flip-flop, generation of an operation error interrupt during vector operation processing is prohibited. Further, the present invention provides a second flip-flop that is set by an operation error signal and a counter that counts the vector operation execution element number, and inhibits the counting operation of this counter depending on the set state of the second flip-flop. , the vector operation execution element number at the time of occurrence of an operation error is held in a counter, and after the vector operation processing is completed, operation error processing is performed based on the contents of the counter when the second flip-flop is in the set state.
［発明の実施例］
第１図はこの発明の一実施例に係るベクトル演
算処理装置の構成を示す。符号１１で示される主
メモリには例えば２種のベクトル・データ（アレ
イ・オペランド・データ）Ａ，Ｂが格納されてい
る。ベクトル・データＡはa0，a1，a2，…anで示
す各要素（エレメント）の列である。ベクトル・
データＢはb0，b1，b2，…bnで示す各要素の列で
ある。ベクトル演算処理に際し、ベクトル・デー
タＡ，Ｂのいずれか一方、例えばベクトル・デー
タＡが主メモリ１１から読み出され、ベクトル・
レジスタ１２に格納される。次にベクトル・レジ
スタ１２に格納されたベクトル・データＡと、主
メモリ１１に格納されているベクトル・データＢ
とが一要素ずつ読み出され、演算器１３に供給さ
れる。しかして演算器１３では各要素毎の演算、
例えば加算が行なわれる。これら各要素毎の演算
（加算）結果c0（＝a0＋b0），c1（a1＋b1），…cn（an
＋bn）は、その都度ベクトル・レジスタ１２の
（ベクトル・データＡの）要素読み出し済みのレ
ジスタ位置に書き込まれる。そして全要素の演算
終了後に、ベクトル・レジスタ１２に書き込まれ
ていた演算結果、すなわち結果の要素列c0，a1，
…cnからなるデータ（アレイ・データ）Ｃが主
メモリ１１に転送され、当該主メモリ１１にスト
アされる。これによりベクトル演算処理が終了と
なる。これら一連の処理の制御は制御装置１４内
のマイクロプログラム制御部１５により制御ライ
ン１６〜１８を介して行なわれる。なお、ベクト
ル・レジスタをソース・レジスタおよびデステイ
ネーシヨン・レジスタとして兼用するベクトル演
算処理装置については昭和58年３月23日提出の特
願昭58−48134号の願書に添附した明細書に詳述
されている。[Embodiment of the Invention] FIG. 1 shows the configuration of a vector arithmetic processing device according to an embodiment of the invention. For example, two types of vector data (array operand data) A and B are stored in the main memory indicated by reference numeral 11. Vector data A is a sequence of elements indicated by a 0 , a 1 , a 2 , . . . an. vector·
Data B is a sequence of elements indicated by b 0 , b 1 , b 2 , . . . bn. During vector arithmetic processing, either vector data A or B, for example, vector data A, is read out from the main memory 11, and the vector data
It is stored in register 12. Next, vector data A stored in the vector register 12 and vector data B stored in the main memory 11
are read out element by element and supplied to the arithmetic unit 13. However, the calculation unit 13 performs calculations for each element,
For example, addition is performed. The operation (addition) results for each of these elements c 0 (=a 0 +b 0 ), c 1 (a 1 +b 1 ),...cn (an
+bn) is written to the register location of the vector register 12 from which the element (of vector data A) has been read each time. After the calculation of all elements is completed, the calculation result written in the vector register 12, that is, the resulting element sequence c 0 , a 1 ,
...cn (array data) C is transferred to the main memory 11 and stored in the main memory 11. This ends the vector calculation process. A series of these processes is controlled by a microprogram control section 15 in the control device 14 via control lines 16 to 18. The vector arithmetic processing device that uses a vector register as both a source register and a destination register is detailed in the specification attached to the application for Japanese Patent Application No. 58-48134 filed on March 23, 1988. has been done.
上述のベクトル演算処理において、演算エラー
は主メモリ１１およびベクトル・レジスタ１２か
らベクトル・データを読み出し、演算器１３で演
算を行ない、結果をベクトル・レジスタ１２に格
納しているときに発生する。これは演算器１３か
ら演算エラー信号ERRORが出力されていること
に当たる。この演算エラー信号ERRORは制御装
置１４に供給される。制御装置１４には第２図に
示すようにアンドゲート（AND）２１が設けら
れている。上記演算エラー信号ERRORはこのア
ンドゲート２１の一方の入力端子に導かれる。ア
ンドゲート２１の他方の入力端子には演算エラー
割込み禁止用のフリツプフロツプ（Ｆ／Ｆ）２２
の出力が導かれる。このフリツプフロツプ２２
は、ベクトル演算処理に際し、マイクロプログラ
ム制御部１５の制御によりセツトされる。アンド
ゲート２１はフリツプフロツプ２２の出力が論
理“１”の期間中に演算エラー信号ERRORが入
力された場合に当該信号ERRORを演算エラー割
込み信号INTとしてマイクロプログラム制御部
１５に出力するものである。しかし、ベクトル演
算処理では、上述のようにフリツプフロツプ２２
はマイクロプログラム制御部１５の制御によりセ
ツトされており、その出力は“０”となつてい
る。このため、ベクトル演算処理ではアンドゲー
ト２１のゲートが閉じ、演算器１３からの演算エ
ラー信号ERRORが演算エラー割込み信号INTと
してマイクロプログラム制御部１５に出力される
ことが禁止される。この結果、演算エラー割込み
は発生せず、演算器１３からの演算エラー信号
ERRORに無関係に、即ち演算エラーの有無にか
かわらずにベクトル演算処理が継続される。 In the vector arithmetic processing described above, an arithmetic error occurs when vector data is read from the main memory 11 and the vector register 12, the arithmetic unit 13 performs an arithmetic operation, and the result is stored in the vector register 12. This corresponds to the calculation error signal ERROR being output from the calculation unit 13. This calculation error signal ERROR is supplied to the control device 14. The control device 14 is provided with an AND gate (AND) 21 as shown in FIG. The arithmetic error signal ERROR is guided to one input terminal of this AND gate 21. The other input terminal of the AND gate 21 is a flip-flop (F/F) 22 for disabling arithmetic error interrupts.
The output of is derived. This flip-flop 22
is set under the control of the microprogram control section 15 during vector calculation processing. The AND gate 21 outputs the signal ERROR to the microprogram control section 15 as a calculation error interrupt signal INT when the calculation error signal ERROR is input while the output of the flip-flop 22 is at logic "1". However, in vector calculation processing, as mentioned above, the flip-flop 22
is set under the control of the microprogram control section 15, and its output is "0". Therefore, in the vector calculation process, the gate of the AND gate 21 is closed, and the calculation error signal ERROR from the calculation unit 13 is prohibited from being output to the microprogram control unit 15 as the calculation error interrupt signal INT. As a result, no arithmetic error interrupt is generated, and the arithmetic error signal from the arithmetic unit 13 is not generated.
Vector calculation processing continues regardless of ERROR, that is, regardless of the presence or absence of a calculation error.
このように、この実施例によれば、ベクトル演
算処理の際に演算エラーが発生しても正常演算の
場合と変わらずに処理が継続できる。 As described above, according to this embodiment, even if an arithmetic error occurs during vector arithmetic processing, the processing can be continued as in the case of normal arithmetic operation.
しかし、上述した構成だけでは演算エラーが発
生した場合と発生しない場合との区別がつかず、
演算エラー処理を行なうことも困難である。そこ
で、この実施例では、制御装置１４内に演算器１
３からの演算エラー信号ERRORによつてセツト
されるフリツプフロツプ２３を設け、マイクロプ
ログラム制御部１５がこのフリツプフロツプ２３
の状態を読み取ることにより、ベクトル演算処理
での演算エラーの発生の有無が判別できるように
している。また、演算エラー処理を行なうために
は、最初に演算エラーの発生した要素番号を知る
必要がある。このため、この実施例では、ベクト
ル・データの各要素を処理する毎にインクリメン
トするカウンタ２４と、アンドゲート２５とを更
に設けている。このアンドゲート２５の一方の入
力端子にはフリツプフロツプ２３の出力が供給
され、他方の入力端子にはカウントアツプ信号
UPが供給される。このカウントアツプ信号UP
は、ベクトル・データの各要素を処理する毎に、
マイクロプログラム制御部１５から出力される。
アンドゲート２５は、マイクロプログラム制御部
１５からのカウントアツプ信号UPを、フリツプ
フロツプ２３の出力が論理“１”の場合に限り
カウンタ２４に出力する。カウンタ２４はアンド
ゲート２５からのカウントアツプ信号UPにより
＋１される。したがつて通常状態におけるカウン
タ２４のカウント値は最新のベクトル演算実行要
素番号を示している。この状態で演算エラーが発
生し、演算器１３から演算エラー信号ERRORが
出力されたものとする。この演算エラー信号
ERRORは前述したようにアンドゲート２１に導
かれると共にフリツプフロツプ２３にも導かれ
る。これによりフリツプフロツプ２３はセツト
し、その出力は“１”から“０”に状態遷移す
る。この結果アンドゲート２５のゲートが閉じ、
マイクロプログラム制御部１５からのカウントア
ツプ信号UPがカウンタ２４に出力されることが
禁止される。これによりカウンタ２４のカウント
アツプ動作が停止される。このときのカウンタ２
４に内容（カウント値）は最初に演算エラーの発
生した要素番号を示している。即ちカウンタ２４
は、フリツプフロツプ２３がセツトすることによ
り、最初の演算エラーの発生した要素番号を保持
する。 However, with the above configuration alone, it is not possible to distinguish between cases where a calculation error occurs and cases where it does not occur.
It is also difficult to handle calculation errors. Therefore, in this embodiment, the arithmetic unit 1 is provided in the control device 14.
A flip-flop 23 is provided which is set by the arithmetic error signal ERROR from the microprogram controller 15.
By reading the status of , it is possible to determine whether an arithmetic error has occurred in vector arithmetic processing. In addition, in order to handle arithmetic errors, it is first necessary to know the element number where the arithmetic error has occurred. For this reason, this embodiment further includes a counter 24 that is incremented each time each element of vector data is processed, and an AND gate 25. One input terminal of this AND gate 25 is supplied with the output of the flip-flop 23, and the other input terminal is supplied with a count-up signal.
UP is supplied. This count up signal UP
As each element of the vector data is processed,
It is output from the microprogram control section 15.
The AND gate 25 outputs the count-up signal UP from the microprogram control section 15 to the counter 24 only when the output of the flip-flop 23 is logic "1". The counter 24 is incremented by 1 by the count up signal UP from the AND gate 25. Therefore, the count value of the counter 24 in the normal state indicates the latest vector operation execution element number. It is assumed that an arithmetic error occurs in this state and the arithmetic error signal ERROR is output from the arithmetic unit 13. This calculation error signal
ERROR is guided to the AND gate 21 and also to the flip-flop 23 as described above. As a result, the flip-flop 23 is set and its output changes state from "1" to "0". As a result, the gate of AND gate 25 is closed,
The count-up signal UP from the microprogram control section 15 is prohibited from being output to the counter 24. This stops the count-up operation of the counter 24. Counter 2 at this time
The contents (count value) in 4 indicate the element number where an arithmetic error occurred first. That is, the counter 24
is set by the flip-flop 23 to hold the element number where the first arithmetic error occurred.
この実施例では、前述したように演算エラーが
発生しても演算エラー割込みは発生しないためベ
クトル演算処理が継続される。即ち、演算エラー
発生の有無にかかわらずベクトル・データは全て
処理される。そして、全要素の演算が終了する
と、ベクトル・レジスタ１２に書き込まれていた
演算結果Ｃがマイクロプログラム制御部１５の制
御により主メモリ１１にストアされる。マイクロ
プログラム制御部１５は演算結果Ｃが主メモリ１
１にストアされると、（演算エラー発生を記憶す
る）フリツプフロツプ２３の状態を読み込む。こ
のフリツプフロツプ２３がセツト状態にない場
合、マイクロプログラム制御部１５は演算エラー
が発生しなかつたものと判断し、処理を終了す
る。これに対してフリツプフロツプ２３がセツト
状態にある場合、マイクロプログラム制御部１５
は演算エラーが発生したものと判断し、最初に演
算エラーの発生した要素番号をカウンタ２４から
読み込み、当該要素番号を例えば特定のレジスタ
（図示せず）に格納する。しかる後、マイクロプ
ログラム制御部１５は命令レベルでの演算エラー
割込みを発生させ、PSW（プログラム・ステータ
ス・ワード）の交換を実施して演算エラーの処理
（例えば前記特定のレジスタに格納しておいた要
素番号を付したエラーメツセージの出力等）を行
なう。 In this embodiment, even if an arithmetic error occurs as described above, no arithmetic error interrupt occurs, so vector arithmetic processing continues. That is, all vector data is processed regardless of whether or not a calculation error occurs. When the calculations for all elements are completed, the calculation result C written in the vector register 12 is stored in the main memory 11 under the control of the microprogram control section 15. The microprogram control unit 15 stores the calculation result C in the main memory 1.
When stored as 1, the state of the flip-flop 23 (which stores the occurrence of an arithmetic error) is read. If the flip-flop 23 is not in the set state, the microprogram control unit 15 determines that no calculation error has occurred, and ends the process. On the other hand, when the flip-flop 23 is in the set state, the microprogram control section 15
determines that an arithmetic error has occurred, first reads the element number where the arithmetic error has occurred from the counter 24, and stores the element number in, for example, a specific register (not shown). Thereafter, the microprogram control unit 15 generates an arithmetic error interrupt at the instruction level, exchanges PSW (program status word), and handles the arithmetic error (for example, by exchanging the PSW (program status word) (output of error messages with element numbers, etc.).
なお、前記実施例では、ベクトル・レジスタが
ソース・レジスタおよびデステイネーシヨン・レ
ジスタの両レジスタとして使用されるベクトル演
算処理装置について説明したが、これに限るもの
でない。この発明は、例えば第１、第２のベクト
ル・レジスタと、第１、第２のベクトル・データ
の演算結果のデステイネーシヨン・レジスタとし
ての第３のベクトル・レジスタを備え、全要素の
演算終了後に第３のベクトル・レジスタの内容
（演算結果）を主メモリにストアするベクトル演
算処理装置にも適用できる。 In the above embodiment, a vector arithmetic processing device in which a vector register is used as both a source register and a destination register has been described, but the present invention is not limited to this. The present invention includes, for example, first and second vector registers, and a third vector register as a destination register for the operation results of the first and second vector data. The present invention can also be applied to a vector arithmetic processing device that stores the contents of the third vector register (arithmetic results) in the main memory later.
［発明の効果］
以上詳述したようにこの発明によれば、ベクト
ル演算処理装置の際に演算エラーが発生しても正
常演算の場合と変わらずに処理が継続できる。し
たがつて、演算エラーが発生しても、全ての演算
結果の要素列を主メモリにストアすることができ
る。このため、例えば累算演算では、演算エラー
時は近似値（オーバフローであれば正の最大値）
がセツトされるので、最終結果は救われることが
ある。またこの発明によれば、ベクトル演算処理
の際に演算エラーが発生しても正常演算の場合と
同様に処理が実行できるのにもかかわらず演算エ
ラー発生の有無が判断でき、演算エラー処理が確
実に行なえる。[Effects of the Invention] As described in detail above, according to the present invention, even if an arithmetic error occurs in the vector arithmetic processing device, processing can be continued as in the case of normal arithmetic operation. Therefore, even if a computation error occurs, all the element sequences resulting from the computation can be stored in the main memory. For this reason, for example, in an accumulation operation, an approximate value is used in the event of an error (in the case of an overflow, the maximum positive value)
is set, the final result may be saved. Furthermore, according to the present invention, even if an arithmetic error occurs during vector arithmetic processing, the process can be executed in the same manner as normal arithmetic processing, but it is possible to determine whether or not an arithmetic error has occurred, and the arithmetic error handling can be ensured. can be done.
第１図はこの発明の一実施例に係るベクトル演
算処理装置の構成を示すブロツク図、第２図は第
１図に示す制御装置の内部構成を示すブロツク図
である。
１１……主メモリ、１２……ベクトル・レジス
タ、１３……演算器、１４……制御装置、１５…
…マイクロプログラム制御部、２１，２５……ア
ンドゲート（AND）、２２，２３……フリツプフ
ロツプ（Ｆ／Ｆ）、２４……カウンタ。
FIG. 1 is a block diagram showing the configuration of a vector arithmetic processing device according to an embodiment of the present invention, and FIG. 2 is a block diagram showing the internal configuration of the control device shown in FIG. 1. 11... Main memory, 12... Vector register, 13... Arithmetic unit, 14... Control device, 15...
...Microprogram control unit, 21, 25...And gate (AND), 22, 23...Flip-flop (F/F), 24...Counter.
Claims (1)
データとの間で対応する要素毎に順次指定された
演算を行なう演算器を備えたマイクロプログラム
制御方式のベクトル演算処理装置において、 ベクトル演算処理に際しセツトされ演算エラー
割込みを禁止する第１フリツプフロツプと、 この第１フリツプフロツプがセツト状態にない
ときに限り上記演算器からの演算エラー信号に応
じて演算エラー割込みを発する手段と、 上記演算エラー信号によりセツトされる第２フ
リツプフロツプと、 ベクトル演算実行要素番号をカウントするカウ
ンタと、 このカウンタのカウント動作を上記第２フリツ
プフロツプのセツト状態に応じて禁止する手段
と、 ベクトル演算処理終了後、上記第２フリツプフ
ロツプがセツト状態にあれば、上記ベクトル演算
処理中に演算エラーが発生したものとして、上記
カウンタの内容に基づいて演算エラー処理を行な
う手段とを具備することを特徴とするベクトル演
算処理装置。[Claims] 1. First vector data and second vector data.
In a microprogram-controlled vector arithmetic processing device equipped with an arithmetic unit that sequentially performs specified arithmetic operations on each corresponding element with respect to data, a first flip-flop that is set during vector arithmetic processing to disable arithmetic error interrupts; means for issuing an arithmetic error interrupt in response to an arithmetic error signal from the arithmetic unit only when the first flip-flop is not in the set state; a second flip-flop that is set by the arithmetic error signal; and a vector arithmetic execution element number. a counter for counting; a means for inhibiting the counting operation of the counter according to the set state of the second flip-flop; A vector arithmetic processing device characterized by comprising means for performing arithmetic error processing based on the contents of the counter, assuming that an error has occurred.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13830183A JPS6029870A (en) | 1983-07-28 | 1983-07-28 | Vector processing unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13830183A JPS6029870A (en) | 1983-07-28 | 1983-07-28 | Vector processing unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6029870A JPS6029870A (en) | 1985-02-15 |
| JPH0560141B2 true JPH0560141B2 (en) | 1993-09-01 |
Family
ID=15218672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13830183A Granted JPS6029870A (en) | 1983-07-28 | 1983-07-28 | Vector processing unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029870A (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55110340A (en) * | 1979-02-16 | 1980-08-25 | Fujitsu Ltd | Data processing system |
| JPS5720864A (en) * | 1980-07-11 | 1982-02-03 | Hitachi Ltd | Vector processor |
| JPS57212549A (en) * | 1981-06-25 | 1982-12-27 | Fujitsu Ltd | Information processing device |
-
1983
- 1983-07-28 JP JP13830183A patent/JPS6029870A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6029870A (en) | 1985-02-15 |
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