JPH0561820B2 - - Google Patents
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- Publication number
- JPH0561820B2 JPH0561820B2 JP62224072A JP22407287A JPH0561820B2 JP H0561820 B2 JPH0561820 B2 JP H0561820B2 JP 62224072 A JP62224072 A JP 62224072A JP 22407287 A JP22407287 A JP 22407287A JP H0561820 B2 JPH0561820 B2 JP H0561820B2
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- port number
- communication
- transmitting
- cpus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、２個のCPUとその切換系を有した
二重化CPUがさらに通信路により複数台接続さ
れた高信頼マルチCPUシステムにおける、二重
化CPU間の通信方法に関するものである。
二重化CPUがさらに通信路により複数台接続さ
れた高信頼マルチCPUシステムにおける、二重
化CPU間の通信方法に関するものである。
複数のCPUに対して同一の情報を伝達する通
信方式としては、特開昭58−10934号に記載のよ
うな同報通信方式がある。この同報通信方式の場
合問題になるのは、情報を受信した複数のCPU
のうちどのCPUが応答を返すかである。前記特
開昭58−10943号では、送信側で応答するステー
シヨン（本特許ではCPUに相当）を指定してい
る。
信方式としては、特開昭58−10934号に記載のよ
うな同報通信方式がある。この同報通信方式の場
合問題になるのは、情報を受信した複数のCPU
のうちどのCPUが応答を返すかである。前記特
開昭58−10943号では、送信側で応答するステー
シヨン（本特許ではCPUに相当）を指定してい
る。
上記従来技術は、二重化CPUをグループ同報
通信の対象にするようには考慮されていない。こ
のため、応答を返す単位CPUを送信側で指定す
ると、二重化CPUを一つの受信単位とした場合
には、応答を指定されたCPUが故障中及び待機
中の時、二重化CPUとしてはバツクアツプが働
いて正常に機能するにもかかわらず、応答が返ら
ないという問題がある。
通信の対象にするようには考慮されていない。こ
のため、応答を返す単位CPUを送信側で指定す
ると、二重化CPUを一つの受信単位とした場合
には、応答を指定されたCPUが故障中及び待機
中の時、二重化CPUとしてはバツクアツプが働
いて正常に機能するにもかかわらず、応答が返ら
ないという問題がある。
本発明の目的は、二重化CPUを一つの受信単
位とした通信も各単位CPUを一つの受信単位と
した通信も行え、かつ二重化CPUを対象とした
場合にも同報通信に対する正常な応答が得られる
二重化CPU間の通信方法を提供するにある。
位とした通信も各単位CPUを一つの受信単位と
した通信も行え、かつ二重化CPUを対象とした
場合にも同報通信に対する正常な応答が得られる
二重化CPU間の通信方法を提供するにある。
上記の目的は、二重化CPUを一つの受信単位
とするための仮想ポート番号と、各CPUを一つ
の受信単位とするための物理ポート番号とを各
CPUに割り当てるとともに、各CPUと通信路と
を接続する通信装置において、データ送信時には
同報通信であるか否かとともに受信相手の指定を
上記各ポート番号の指定により行い、受信側では
この指定を受けたCPUが当該データを受信し、
二重化CPUに対する同報通信の応答時には、常
用系となつているCPUのみから応答を返すよう
に制御することにより達成される。
とするための仮想ポート番号と、各CPUを一つ
の受信単位とするための物理ポート番号とを各
CPUに割り当てるとともに、各CPUと通信路と
を接続する通信装置において、データ送信時には
同報通信であるか否かとともに受信相手の指定を
上記各ポート番号の指定により行い、受信側では
この指定を受けたCPUが当該データを受信し、
二重化CPUに対する同報通信の応答時には、常
用系となつているCPUのみから応答を返すよう
に制御することにより達成される。
（作用）
二重化CPUの各CPUが具備する通信装置は、
以下のように動作する。まず受信の場合、通信路
上のデータが仮想ポート番号を用いた同報通信の
場合、仮想ポート番号が自分の属する二重化
CPUのものと一致すれば各CPUとともにそのデ
ータを受信し、一致しなければ、受信しない。
以下のように動作する。まず受信の場合、通信路
上のデータが仮想ポート番号を用いた同報通信の
場合、仮想ポート番号が自分の属する二重化
CPUのものと一致すれば各CPUとともにそのデ
ータを受信し、一致しなければ、受信しない。
通信路上のデータが、保守や立上げ等に用いら
れる物理ポート番号を用いた１対１通信の場合、
物理ポート番号が自分の接続するCPUのものと
一致すれば受信し、一致しなければ受信しない。
これにより１つのCPUに対してもデータを送る
ことができる。
れる物理ポート番号を用いた１対１通信の場合、
物理ポート番号が自分の接続するCPUのものと
一致すれば受信し、一致しなければ受信しない。
これにより１つのCPUに対してもデータを送る
ことができる。
次に送信の場合、そのデータが、仮想ポート番
号を用いた同報通信の場合、当該通信装置を具備
するCPUが常用系ならば通信路へ送信し、待機
系ならば、CPUに対し送信終了報告のみ行う。
これにより、プログラムは常用系、待機系の区別
なく動作でき、かつ、二重化CPUの常用系CPU
からのみデータが送信される。尚、各CPUの常
用系、待機系の判断は、それを区別できる信号が
通信装置へ入力されるものとし、常用系、待機系
切り換えのしくみは本発明では問わない。
号を用いた同報通信の場合、当該通信装置を具備
するCPUが常用系ならば通信路へ送信し、待機
系ならば、CPUに対し送信終了報告のみ行う。
これにより、プログラムは常用系、待機系の区別
なく動作でき、かつ、二重化CPUの常用系CPU
からのみデータが送信される。尚、各CPUの常
用系、待機系の判断は、それを区別できる信号が
通信装置へ入力されるものとし、常用系、待機系
切り換えのしくみは本発明では問わない。
送信するデータが物理ポート番号を用いた１対
１通信の場合は、常用系、待機系にかかわらず送
信を行う。これにより待機系CPUからもデータ
を得られる。
１通信の場合は、常用系、待機系にかかわらず送
信を行う。これにより待機系CPUからもデータ
を得られる。
以下、本発明の一実施例を説明する。第３図
は、本発明の方法を適用する二重化CPUマルチ
システムの構成図であり、一つの通信路１に通信
装置５２Ａ，５２Ｂ，５３Ａ，……を介して
CPU６２Ａ，６２Ｂ，６３Ａ，……が接続され、
これらのCPUは切り換え装置７により常用系／
待機系が切り換えられる２台のCPUを１組みと
する二重系２，３，……を構成する。
は、本発明の方法を適用する二重化CPUマルチ
システムの構成図であり、一つの通信路１に通信
装置５２Ａ，５２Ｂ，５３Ａ，……を介して
CPU６２Ａ，６２Ｂ，６３Ａ，……が接続され、
これらのCPUは切り換え装置７により常用系／
待機系が切り換えられる２台のCPUを１組みと
する二重系２，３，……を構成する。
このシステムの通信路１では、第４図に示す通
信フレームでデータが送られる。通信フレーム
は、オープニングフラグ１１（OF）、機能コード
１２（FN）、送信先ポート番号１３（DP）、送信
元ポート番号１４（SP）、データ１５（DA）、フ
レームチエツクシーケンス１６（FCS）、クロー
ズインフラグ１７（CF）から構成される。機能
コード１２は３ビツトで、これが“101”の場合、
送信先ポート番号１３、送信元ポート番号１４は
仮想ポート番号を示し、機能コード１２が“001”
の場合はこれらがともに、物理ポート番号を示
す。
信フレームでデータが送られる。通信フレーム
は、オープニングフラグ１１（OF）、機能コード
１２（FN）、送信先ポート番号１３（DP）、送信
元ポート番号１４（SP）、データ１５（DA）、フ
レームチエツクシーケンス１６（FCS）、クロー
ズインフラグ１７（CF）から構成される。機能
コード１２は３ビツトで、これが“101”の場合、
送信先ポート番号１３、送信元ポート番号１４は
仮想ポート番号を示し、機能コード１２が“001”
の場合はこれらがともに、物理ポート番号を示
す。
以上の通信フレームを受信した通信装置の、本
発明の特徴とする受信処理を第１図に従い説明す
る。まずステツプ21にて機能コード１２を判定
し、“001”ならば仮想ポート番号指定であるの
で、ステツプ22で送信先ポート番号１３を判定
し、当該通信装置の仮想ポート番号と一致したな
らば、ステツプ23でデータを受信し、ステツプ24
で自装置に接続されたCPUに受信報告をする。
ステツプ22で仮想ポート番号の一致がみられない
ときはデータ受信及び受信報告はしない。ステツ
プ21にて機能コード１２を判定し、“001”ならば
物理ポート指定であるので、ステツプ25で送信先
ポート番号１３を判定し、当該通信装置の物理ポ
ート番号と一致したならば、ステツプ26でデータ
を受信し、ステツプ27でCPUに受信報告をする。
発明の特徴とする受信処理を第１図に従い説明す
る。まずステツプ21にて機能コード１２を判定
し、“001”ならば仮想ポート番号指定であるの
で、ステツプ22で送信先ポート番号１３を判定
し、当該通信装置の仮想ポート番号と一致したな
らば、ステツプ23でデータを受信し、ステツプ24
で自装置に接続されたCPUに受信報告をする。
ステツプ22で仮想ポート番号の一致がみられない
ときはデータ受信及び受信報告はしない。ステツ
プ21にて機能コード１２を判定し、“001”ならば
物理ポート指定であるので、ステツプ25で送信先
ポート番号１３を判定し、当該通信装置の物理ポ
ート番号と一致したならば、ステツプ26でデータ
を受信し、ステツプ27でCPUに受信報告をする。
次に１つの二重系２から他の二重系３への送信
手順を述べる。先ず、二重系２内通信装置５２
Ａ，５２ＢがCPU６２Ａ，６２Ｂから第５図に
示すデータの送信要求を受けた場合の送信処理を
第２図に従い説明する。この第２図の処理は、通
信装置５２Ａ，５２Ｂが独自に行う。先ずステツ
プ41にて機能コード３２を判定し、“101”ならば
仮想ポート番号指定なので、ステツプ42で切り換
え装置７２からの信号８Ａ（又は８Ｂ）を判定し、
自己が常用系ならばステツプ43でデータを送信す
る。このときのフオーマツトは、第５図のものに
オープニングフラグ１１等をつけた第４図の形で
ある。続いてステツプ45でCPU６２Ａまたは６
２Ｂの常用系の方へ送信終了報告を行う。ステツ
プ42で自己が待機系ならば、通信路１への送信は
せず、ステツプ45でCPU６２Ａまたは６２Ｂに
送信終了報告のみを行う。ステツプ41で機能コー
ド３２が“001”ならば物理ポート番号指定なの
で、ステツプ44でデータを送信し、ステツプ45で
CPU６２Ａまたは６２Ｂに送信終了報告を行う。
手順を述べる。先ず、二重系２内通信装置５２
Ａ，５２ＢがCPU６２Ａ，６２Ｂから第５図に
示すデータの送信要求を受けた場合の送信処理を
第２図に従い説明する。この第２図の処理は、通
信装置５２Ａ，５２Ｂが独自に行う。先ずステツ
プ41にて機能コード３２を判定し、“101”ならば
仮想ポート番号指定なので、ステツプ42で切り換
え装置７２からの信号８Ａ（又は８Ｂ）を判定し、
自己が常用系ならばステツプ43でデータを送信す
る。このときのフオーマツトは、第５図のものに
オープニングフラグ１１等をつけた第４図の形で
ある。続いてステツプ45でCPU６２Ａまたは６
２Ｂの常用系の方へ送信終了報告を行う。ステツ
プ42で自己が待機系ならば、通信路１への送信は
せず、ステツプ45でCPU６２Ａまたは６２Ｂに
送信終了報告のみを行う。ステツプ41で機能コー
ド３２が“001”ならば物理ポート番号指定なの
で、ステツプ44でデータを送信し、ステツプ45で
CPU６２Ａまたは６２Ｂに送信終了報告を行う。
以上により二重化CPUは仮想ポート番号指定
により二重系を単位とした通信を行い、又、個々
のCPUは物理ポート番号指定により通信を行え
るとともに、仮想ポート番号指定の場合、応答を
送信するのは自動的に常用系とされるから、送信
側では二重系（二重化CPU）のどちらが常用系
かを意識する必要がない。
により二重系を単位とした通信を行い、又、個々
のCPUは物理ポート番号指定により通信を行え
るとともに、仮想ポート番号指定の場合、応答を
送信するのは自動的に常用系とされるから、送信
側では二重系（二重化CPU）のどちらが常用系
かを意識する必要がない。
本発明によれば、二重化されたCPUを１つの
CPUとして扱う通信ができ、二重化CPUの各
CPUには二重化のための処理プログラムは必要
とせず、しかも、メンテナンスには同一の伝送路
で個々のCPUに対して１対１で通信することが
できるので、高信頼性の二重化CPUマルチシス
テムのハードウエア構成及び処理プログラムを容
易に構築できるという効果がある。又、二重化の
ために通信データ量が増すということもないの
で、システムの処理能力が低下することはない。
CPUとして扱う通信ができ、二重化CPUの各
CPUには二重化のための処理プログラムは必要
とせず、しかも、メンテナンスには同一の伝送路
で個々のCPUに対して１対１で通信することが
できるので、高信頼性の二重化CPUマルチシス
テムのハードウエア構成及び処理プログラムを容
易に構築できるという効果がある。又、二重化の
ために通信データ量が増すということもないの
で、システムの処理能力が低下することはない。
第１図及び第２図は本発明の特徴とする通信装
置の受信処理及び送信処理の実施例を示すフロー
チヤート、第３図は本発明の方法を適用する二重
系CPUマルチシステムの構成例を示す図、第４
図は本発明で用いる通信フレームを示す図、第５
図は本発明におけるCPUから通信装置へ送信要
求をする時のデータフオーマツトを示す図であ
る。 １……通信路、２，３，４……二重化CPU、
５２Ａ，５２Ｂ，５３Ａ，５３Ｂ……通信装置、
６２Ａ，６２Ｂ，６３Ａ，６３Ｂ……CPU、７
２……切り換え装置、８２Ａ，８２Ｂ……常用信
号、１２，３２……機能コード、１３，３３……
送信先ポート番号、１４，３４……送信元ポート
番号。
置の受信処理及び送信処理の実施例を示すフロー
チヤート、第３図は本発明の方法を適用する二重
系CPUマルチシステムの構成例を示す図、第４
図は本発明で用いる通信フレームを示す図、第５
図は本発明におけるCPUから通信装置へ送信要
求をする時のデータフオーマツトを示す図であ
る。 １……通信路、２，３，４……二重化CPU、
５２Ａ，５２Ｂ，５３Ａ，５３Ｂ……通信装置、
６２Ａ，６２Ｂ，６３Ａ，６３Ｂ……CPU、７
２……切り換え装置、８２Ａ，８２Ｂ……常用信
号、１２，３２……機能コード、１３，３３……
送信先ポート番号、１４，３４……送信元ポート
番号。
Claims (1)
- １ ２台のCPUと、該CPUの各々を通信路と接
続する各CPU対応に設けられた通信装置と、上
記２台のCPUの一方を常用系、他方を待機系と
して指定する切り換え手段とからなる二重化処理
系を複数個設けて成るシステムのための通信方法
において、上記二重化処理系を１つの単位として
送受信を行うための仮想ポート番号と、各CPU
を別個の単位として送受信を行うための物理ポー
ト番号とを各CPU対応に定めるとともに、上記
仮想ポート番号を用いた二重化処理系単位の送受
信時には、データまたは受信に対する応答を送信
する送信側及びその受信側の双方の二重化処理系
において、対応する切り換え手段により常用系に
指定されたCPU側の通信装置のみが送信及び受
信処理を行い、上記物理ポート番号を用いた
CPU単位の送受信時には、データまたは受信に
たいする応答を送信する送信側及びその受信側の
各CPU対応の通信装置が送信及び受信処理を行
うことを特徴とする通信方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62224072A JPS6468042A (en) | 1987-09-09 | 1987-09-09 | Communication method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62224072A JPS6468042A (en) | 1987-09-09 | 1987-09-09 | Communication method |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6211246A Division JPH07182190A (ja) | 1994-09-05 | 1994-09-05 | マルチ二重化システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6468042A JPS6468042A (en) | 1989-03-14 |
| JPH0561820B2 true JPH0561820B2 (ja) | 1993-09-07 |
Family
ID=16808122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62224072A Granted JPS6468042A (en) | 1987-09-09 | 1987-09-09 | Communication method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6468042A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4836979B2 (ja) * | 2008-03-07 | 2011-12-14 | 三菱電機株式会社 | 二重化プログラマブルコントローラ |
| US11578390B2 (en) | 2018-02-26 | 2023-02-14 | Tupy S. A. | Gray cast iron alloy, and internal combustion engine head |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6013215B2 (ja) * | 1977-02-28 | 1985-04-05 | 富士通株式会社 | システム制御方式 |
-
1987
- 1987-09-09 JP JP62224072A patent/JPS6468042A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6468042A (en) | 1989-03-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |