JPH0561870B2 - - Google Patents
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- JPH0561870B2 JPH0561870B2 JP24945185A JP24945185A JPH0561870B2 JP H0561870 B2 JPH0561870 B2 JP H0561870B2 JP 24945185 A JP24945185 A JP 24945185A JP 24945185 A JP24945185 A JP 24945185A JP H0561870 B2 JPH0561870 B2 JP H0561870B2
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- JP
- Japan
- Prior art keywords
- whose
- drain
- mosfet
- capacitor
- source
- Prior art date
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- Expired - Lifetime
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- 239000003990 capacitor Substances 0.000 claims description 26
- 238000010586 diagram Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は昇圧回路に関する。
一般に、容量とスイツチとを用いる昇圧回路で
は、第３図に示すように、先ず、スイツチS1，S2
を閉にして容量C1を電源VDDで充電し、次に、ス
イツチS1，S2を開にしてスイツチS3を閉にし容量
C1に充電した電荷を放電するスイツチ回路２を
ｎ（ｎは１以上の整数）段縦続接続する回路が知
られている。この場合、スイツチによる損失がな
い場合は、ｎ段のスイツチ回路で、（ｎ＋１）
VDDの電圧が負荷容量CLに得られる。
は、第３図に示すように、先ず、スイツチS1，S2
を閉にして容量C1を電源VDDで充電し、次に、ス
イツチS1，S2を開にしてスイツチS3を閉にし容量
C1に充電した電荷を放電するスイツチ回路２を
ｎ（ｎは１以上の整数）段縦続接続する回路が知
られている。この場合、スイツチによる損失がな
い場合は、ｎ段のスイツチ回路で、（ｎ＋１）
VDDの電圧が負荷容量CLに得られる。
第４図は従来の昇圧回路の一例の回路図であ
る。
る。
第４図に示す昇圧回路はCMOS集積回路上に
実現したもので、スイツチ回路数がｎ＝２の場合
である。
実現したもので、スイツチ回路数がｎ＝２の場合
である。
第４図において、クロツク信号φを電源電圧
VDDレベルにすると、スイツチ回路３，４のＮチ
ヤネル型のMOSFETQN1，QN2，QN3，QN4が導通
状態となり、容量C1，C2が充電される。
VDDレベルにすると、スイツチ回路３，４のＮチ
ヤネル型のMOSFETQN1，QN2，QN3，QN4が導通
状態となり、容量C1，C2が充電される。
次に、クロツク信号φを接地電位にすると、
MOSFETQN1，QN2，QN3，QN4が非導通状態にな
ると共に、Ｐチヤネル型のMOSFETQP1，QP2が
導通状態になる。従つて、容量C1，C2の充電電
圧をそれぞれVC1，VC2とすると、出力用
MOSFET NOUTの導通により負荷容量CLの充電
電圧は、VDD＋VC1＋VC2になる。
MOSFETQN1，QN2，QN3，QN4が非導通状態にな
ると共に、Ｐチヤネル型のMOSFETQP1，QP2が
導通状態になる。従つて、容量C1，C2の充電電
圧をそれぞれVC1，VC2とすると、出力用
MOSFET NOUTの導通により負荷容量CLの充電
電圧は、VDD＋VC1＋VC2になる。
ここで、MOSFET QN3，QN4はソースホロア
で動作するため、充電電圧VC1，VC2は電源電圧
VDDからバツクゲートバイアスによつて上昇した
MOSFET QN3，QN4のしきい電圧VTN〓を差引い
た値になる。
で動作するため、充電電圧VC1，VC2は電源電圧
VDDからバツクゲートバイアスによつて上昇した
MOSFET QN3，QN4のしきい電圧VTN〓を差引い
た値になる。
例えば、電源電圧VDDが5V、しきい電圧VTNが
0.8V、バツクゲートバイアスが−3Vの時のしき
い電圧VTNを2Vとすると、充電電圧VC1，VC2は
それぞれ3Vになり、出力電圧は11Vになる。
0.8V、バツクゲートバイアスが−3Vの時のしき
い電圧VTNを2Vとすると、充電電圧VC1，VC2は
それぞれ3Vになり、出力電圧は11Vになる。
上述した従来の昇圧回路は、バツクゲートバイ
アス印加時のMOSFETのしきい電圧の上昇によ
る充電電圧の電圧降下により、出力電圧が低下す
るという問題点がある。
アス印加時のMOSFETのしきい電圧の上昇によ
る充電電圧の電圧降下により、出力電圧が低下す
るという問題点がある。
本発明の目的は、充電電圧の電圧降下が少なく
出力電圧の下を防止できる昇圧回路を提供するこ
とにある。
出力電圧の下を防止できる昇圧回路を提供するこ
とにある。
本発明の昇圧回路は、ソース（又はドレイン）
が電源端子に接続されゲートがクロツク入力端子
に接続されるＰ（又はＮ）チヤネル型の第１の
MOSFETと、ドレイン（又はソース）が前記Ｐ
（又はＮ）チヤネル型の第１のMOSFETのドレ
イン（又はソース）に接続されゲートが前記クロ
ツク入力端子に接続されソース（又はドレイン）
が接地端子に接続されるＮ（又はＰ）チヤネル型
の第１のMOSFETと、一方の電極が前記Ｐ（又
はＮ）チヤネル型およびＮ（又はＰ）チヤネル型
の各第１のMOSFETの各ドレイン（又はソー
ス）に共通接続される第１の容量と、カソードが
前記電源端子に接続されアノードが前記第１の容
量の他方の電極に接続される第１のダイオードと
から成り、前記第１のダイオードおよび前記第１
の容量を接続する節点を初段の出力端子とする初
段のスイツチ回路と、ソース（又はドレイン）が
前段の出力端子に接続されゲートが前記クロツク
入力端子に接続されるＰ（又はＮ）チヤネル型の
第２のMOSFETと、ドレイン（又はソース）が
前記前段の出力端子および前記Ｐ（又はＮ）チヤ
ネル型の第２のMOSFETのドレイン（又はソー
ス）に共通接続されゲートが前記クロツク入力端
子に接続されソース（又はドレイン）が前記接地
端子に接続されるＮ（又はＰ）チヤネル型の第２
のMOSFETと、一方の電極が前記Ｐ（又はＮ）
チヤネル型の第２のMOSFETのドレイン（又は
ソース）に接続される第２の容量と、カソードが
前記電源端子に接続されアノードが前記第２の容
量の他方の電極に接続される第２のダイオードと
から成り、前記第２のダイオードおよび前記第２
の容量を接続する節点を出力端子とする後段のス
イツチ回路とを備え、前記初段のスイツチ回路に
前記後段のスイツチ回路が少なくとも一段従属接
続され、最後段のスイツチ回路の出力端子に出力
ダイオードを付加して負荷容量に接続されて構成
される。
が電源端子に接続されゲートがクロツク入力端子
に接続されるＰ（又はＮ）チヤネル型の第１の
MOSFETと、ドレイン（又はソース）が前記Ｐ
（又はＮ）チヤネル型の第１のMOSFETのドレ
イン（又はソース）に接続されゲートが前記クロ
ツク入力端子に接続されソース（又はドレイン）
が接地端子に接続されるＮ（又はＰ）チヤネル型
の第１のMOSFETと、一方の電極が前記Ｐ（又
はＮ）チヤネル型およびＮ（又はＰ）チヤネル型
の各第１のMOSFETの各ドレイン（又はソー
ス）に共通接続される第１の容量と、カソードが
前記電源端子に接続されアノードが前記第１の容
量の他方の電極に接続される第１のダイオードと
から成り、前記第１のダイオードおよび前記第１
の容量を接続する節点を初段の出力端子とする初
段のスイツチ回路と、ソース（又はドレイン）が
前段の出力端子に接続されゲートが前記クロツク
入力端子に接続されるＰ（又はＮ）チヤネル型の
第２のMOSFETと、ドレイン（又はソース）が
前記前段の出力端子および前記Ｐ（又はＮ）チヤ
ネル型の第２のMOSFETのドレイン（又はソー
ス）に共通接続されゲートが前記クロツク入力端
子に接続されソース（又はドレイン）が前記接地
端子に接続されるＮ（又はＰ）チヤネル型の第２
のMOSFETと、一方の電極が前記Ｐ（又はＮ）
チヤネル型の第２のMOSFETのドレイン（又は
ソース）に接続される第２の容量と、カソードが
前記電源端子に接続されアノードが前記第２の容
量の他方の電極に接続される第２のダイオードと
から成り、前記第２のダイオードおよび前記第２
の容量を接続する節点を出力端子とする後段のス
イツチ回路とを備え、前記初段のスイツチ回路に
前記後段のスイツチ回路が少なくとも一段従属接
続され、最後段のスイツチ回路の出力端子に出力
ダイオードを付加して負荷容量に接続されて構成
される。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の一実施例の回路図である。
第１図に示す昇圧回路は、ソースが電源電圧
VDDの電源端子に接続されゲートがクロツク入力
端子に接続されるＰチヤネル型の第１の
MOSFET QP1と、ドレインがMOSFET QP1の
ドレインに接続されゲートがクロツク入力端子に
接続されソースが接地端子に接続されるＮチヤネ
ル型の第１のMOSFET QN1と、一方の電極が
MOSFET QP1およびQN1の各ドレインに共通接
続される第１の容量C1と、カソードが電源端子
に接続されアノードが容量C1の他方の電極に接
続される第１のダイオードD1とから成りダイオ
ードD1と容量C1とを接続する節点N1を初段の出
力端子とする初段のスイツチ回路１と、ソースが
前段の出力端子に接続されゲートがクロツク入力
端子に接続されるＰチヤネル型のMOSFET QPi
と、ドレインが節点N1およびMOSFET QPiのド
レインに共通接続されゲートがクロツク入力端子
に接続されソースが接地端子に接続されるＮチヤ
ネル型のMOSFET QNiと、一方の電極が
MOSFET QPiのドレインに接続される容量Ciと、
カソードが電源端子に接続されアノードが前記容
量Ciの他方の電極に接続されるダイオードDiと
から成りダイオードDiと容量Ciとを接続する節
点Niを出力端子とするスイツチ回路Ｉとを備え、
初段のスイツチ回路１に後段のスイツチ回路Ｉが
少なくとも一段従属接続され、最後段のスイツチ
回路Ｉの出力端子Niに出力ダイオードDOUTを付
加して負荷容量CLに接続されて構成される。
VDDの電源端子に接続されゲートがクロツク入力
端子に接続されるＰチヤネル型の第１の
MOSFET QP1と、ドレインがMOSFET QP1の
ドレインに接続されゲートがクロツク入力端子に
接続されソースが接地端子に接続されるＮチヤネ
ル型の第１のMOSFET QN1と、一方の電極が
MOSFET QP1およびQN1の各ドレインに共通接
続される第１の容量C1と、カソードが電源端子
に接続されアノードが容量C1の他方の電極に接
続される第１のダイオードD1とから成りダイオ
ードD1と容量C1とを接続する節点N1を初段の出
力端子とする初段のスイツチ回路１と、ソースが
前段の出力端子に接続されゲートがクロツク入力
端子に接続されるＰチヤネル型のMOSFET QPi
と、ドレインが節点N1およびMOSFET QPiのド
レインに共通接続されゲートがクロツク入力端子
に接続されソースが接地端子に接続されるＮチヤ
ネル型のMOSFET QNiと、一方の電極が
MOSFET QPiのドレインに接続される容量Ciと、
カソードが電源端子に接続されアノードが前記容
量Ciの他方の電極に接続されるダイオードDiと
から成りダイオードDiと容量Ciとを接続する節
点Niを出力端子とするスイツチ回路Ｉとを備え、
初段のスイツチ回路１に後段のスイツチ回路Ｉが
少なくとも一段従属接続され、最後段のスイツチ
回路Ｉの出力端子Niに出力ダイオードDOUTを付
加して負荷容量CLに接続されて構成される。
第１図に示す昇圧回路の動作は、前述した従来
例がMOSFET QN3，QN4を通じて容量を充電す
るのに対して、ダイオードD1〜Diを通じて充電
すると点と、出力用MOSFET NOUTの代りに、
ダイオードDOUTを用いた点のみで、クロツク信号
φに対応する充放電動作は全く同様である。
例がMOSFET QN3，QN4を通じて容量を充電す
るのに対して、ダイオードD1〜Diを通じて充電
すると点と、出力用MOSFET NOUTの代りに、
ダイオードDOUTを用いた点のみで、クロツク信号
φに対応する充放電動作は全く同様である。
従つて、１個のダイオードの順方向電圧降下を
Vdとすると、負荷容量CLに得られる電圧はVDD
（ｎ＋１）−Vd（ｎ＋１）となる。
Vdとすると、負荷容量CLに得られる電圧はVDD
（ｎ＋１）−Vd（ｎ＋１）となる。
例えば、電源電圧VDDを5V、ダイオードの電圧
降下Vdを0.8Vとし、ｎ＝２とすると、負荷容量
CLに得られる電圧は15−2.4＝12.6Vとなる。
降下Vdを0.8Vとし、ｎ＝２とすると、負荷容量
CLに得られる電圧は15−2.4＝12.6Vとなる。
第２図は第１図に示す昇圧回路の要部断面図で
ある。
ある。
第２図に示すように、Ｐ型半導体基板１１を用
いたCMOS方式で構成され、ｎ＝２の場合であ
る。
いたCMOS方式で構成され、ｎ＝２の場合であ
る。
以上説明したように本発明の昇圧回路は、
MOSFETを通じて容量を充電する代りに、Ｐ型
半導体基板に形成されるＮウエル領域に形成され
るダイオードを利用することにより、容量の充電
電圧を高くすることができるので、昇圧効率を向
上できるという効果がある。
MOSFETを通じて容量を充電する代りに、Ｐ型
半導体基板に形成されるＮウエル領域に形成され
るダイオードを利用することにより、容量の充電
電圧を高くすることができるので、昇圧効率を向
上できるという効果がある。
第１図は本発明の一実施例の回路図、第２図は
第１図に示す昇圧回路の要部断面図、第３図は昇
圧回路の原理を説明するための回路図、第４図は
従来の昇圧回路の一例の回路図である。 １，２，３，４……スイツチ回路、１１……Ｐ
型半導体基板、１２……Ｎウエル領域、１３……
絶縁膜、１４，１５……ゲート、Ｉ……スイツチ
回路、S1，S2……電源回路。
第１図に示す昇圧回路の要部断面図、第３図は昇
圧回路の原理を説明するための回路図、第４図は
従来の昇圧回路の一例の回路図である。 １，２，３，４……スイツチ回路、１１……Ｐ
型半導体基板、１２……Ｎウエル領域、１３……
絶縁膜、１４，１５……ゲート、Ｉ……スイツチ
回路、S1，S2……電源回路。
Claims (1)
- 【特許請求の範囲】 １ ソース（又はドレイン）が電源端子に接続さ
れゲートがクロツク入力端子に接続されるＰ（又
はＮ）チヤネル型の第１のMOSFETと、ドレイ
ン（又はソース）が前記Ｐ（又はＮ）チヤネル型
の第１のMOSFET型のドレイン（又はソース）
に接続されゲートが前記クロツク入力端子に接続
されソース（又はドレイン）が接地端子に接続さ
れるＮ（又はＰ）チヤネル型の第１のMOSFET
と、一方の電極が前記Ｐ（又はＮ）チヤネル型お
よびＮ（又はＰ）チヤネル型の各第１の
MOSFETの各ドレイン（又はソース）に共通接
続される第１の容量と、カソードが前記電源端子
に接続されアノードが前記第１の容量の他方の電
極に接続される第１のダイオードとから成り、前
記第１のダイオードおよび前記第１の容量を接続
する節点を初段の出力端子とする初段のスイツチ
回路と、 ソース（又はドレイン）が前段の出力端子に接
続されゲートが前記クロツク入力端子に接続され
るＰ（又はＮ）チヤネル型の第２のMOSFETと、
ドレイン（又はソース）が前記前段の出力端子お
よび前記Ｐ（又はＮ）チヤネル型の第２の
MOSFETのドレイン（又はソース）に共通接続
されゲートが前記クロツク入力端子に接続されソ
ース（又はドレイン）が前記接地端子に接続され
るＮ（又はＰ）チヤネル型の第２のMOSFETと、
一方の電極が前記Ｐ（又はＮ）チヤネル型の第２
のMOSFETのドレイン（又はソース）に接続さ
れる第２の容量と、カソードが前記電源端子に接
続されアノードが前記第２の容量の他方の電極に
接続される第２のダイオードとから成り、前記第
２のダイオードおよび前記第２の容量を接続する
節点を出力端子とする後段のスイツチ回路とを備
え、 前記初段のスイツチ回路に前記後段のスイツチ
回路が少なくとも一段従属接続され、最後段のス
イツチ回路の出力端子に出力ダイオードを付加し
て負荷容量に接続されることを特徴とする昇圧回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24945185A JPS62108565A (ja) | 1985-11-06 | 1985-11-06 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24945185A JPS62108565A (ja) | 1985-11-06 | 1985-11-06 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62108565A JPS62108565A (ja) | 1987-05-19 |
| JPH0561870B2 true JPH0561870B2 (ja) | 1993-09-07 |
Family
ID=17193159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24945185A Granted JPS62108565A (ja) | 1985-11-06 | 1985-11-06 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62108565A (ja) |
-
1985
- 1985-11-06 JP JP24945185A patent/JPS62108565A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62108565A (ja) | 1987-05-19 |
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