JPH0562462A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0562462A JPH0562462A JP3221381A JP22138191A JPH0562462A JP H0562462 A JPH0562462 A JP H0562462A JP 3221381 A JP3221381 A JP 3221381A JP 22138191 A JP22138191 A JP 22138191A JP H0562462 A JPH0562462 A JP H0562462A
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- sense amplifier
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Abstract
(57)【要約】
【目的】 ワード線選択によるメモリセル読み出し電位
差をビット線負荷容量低減により増大する。 【構成】 シェアドセンスアンプ方式において、ｐ型セ
ンスアンプ（第２のアンプ）２のみ共有化し、制御信号
Ｓ１Ｌ、Ｓ１Ｒによって制御されるｎ型トランジスタ
（スイッチ）３Ｌ、４Ｌ、３Ｒ、４Ｒの外側にｎ型セン
スアンプ（第１のアンプ）１Ｌ、１Ｒを配置する。ワー
ド選択時には、たとえば、選択された方のｎ型センスア
ンプ１Ｌのみを接続し、ｐ型センスアンプ２と選択され
ない方のｎ型センスアンプ１Ｒをｎ型トランジスタ（ス
イッチ）により切り離しておくことにより、ビット線
Ｂ．Ｌ．（Ｌ）とバーＢ．Ｌ．（Ｌ）の電位差を増大さ
せ、その後Ｐ型センスアンプ２をｎ型トランジスタ３
Ｌ、４Ｌにより接続してさらに増幅する。
差をビット線負荷容量低減により増大する。 【構成】 シェアドセンスアンプ方式において、ｐ型セ
ンスアンプ（第２のアンプ）２のみ共有化し、制御信号
Ｓ１Ｌ、Ｓ１Ｒによって制御されるｎ型トランジスタ
（スイッチ）３Ｌ、４Ｌ、３Ｒ、４Ｒの外側にｎ型セン
スアンプ（第１のアンプ）１Ｌ、１Ｒを配置する。ワー
ド選択時には、たとえば、選択された方のｎ型センスア
ンプ１Ｌのみを接続し、ｐ型センスアンプ２と選択され
ない方のｎ型センスアンプ１Ｒをｎ型トランジスタ（ス
イッチ）により切り離しておくことにより、ビット線
Ｂ．Ｌ．（Ｌ）とバーＢ．Ｌ．（Ｌ）の電位差を増大さ
せ、その後Ｐ型センスアンプ２をｎ型トランジスタ３
Ｌ、４Ｌにより接続してさらに増幅する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、たとえば、ｎ型クロスカップルセンスアンプおよび
ｐ型クロスカップルセンスアンプ（以下、略して、Ｎ型
およびＰ型センスアンプともいう）を有するダイナミッ
ク型ランダムアクセスメモリ（以下ＤＲＡＭと記す）に
関するものである。
し、たとえば、ｎ型クロスカップルセンスアンプおよび
ｐ型クロスカップルセンスアンプ（以下、略して、Ｎ型
およびＰ型センスアンプともいう）を有するダイナミッ
ク型ランダムアクセスメモリ（以下ＤＲＡＭと記す）に
関するものである。
【０００２】
【従来の技術】従来の技術を図４および図５に示す。図
４は１トランジスタ・１キャパシタ型の半導体記憶装置
を示す図であり、図において、ビット線Ｂ．Ｌ．及びバ
ーＢ．Ｌ．（図において、「Ｂ．Ｌ．」文字上部に線を
引いたものに対応する。）にはｎ型トランジスタ５（メ
モリセルトランスファーゲートと呼ぶ）およびキャパシ
タ６から成る１トランジスタ・１キャパシタ型のメモリ
セルが接線されている。さらにビット線には、ｎ型クロ
スカップルセンスアンプ１およびｐ型クロスカップルセ
ンスアンプ２が接続され、信号ＣＹによって制御される
ｎ型トランジスタ７、８を介して、ビット線の電位を伝
達するＩ／Ｏ、バーＩ／Ｏが接続される。
４は１トランジスタ・１キャパシタ型の半導体記憶装置
を示す図であり、図において、ビット線Ｂ．Ｌ．及びバ
ーＢ．Ｌ．（図において、「Ｂ．Ｌ．」文字上部に線を
引いたものに対応する。）にはｎ型トランジスタ５（メ
モリセルトランスファーゲートと呼ぶ）およびキャパシ
タ６から成る１トランジスタ・１キャパシタ型のメモリ
セルが接線されている。さらにビット線には、ｎ型クロ
スカップルセンスアンプ１およびｐ型クロスカップルセ
ンスアンプ２が接続され、信号ＣＹによって制御される
ｎ型トランジスタ７、８を介して、ビット線の電位を伝
達するＩ／Ｏ、バーＩ／Ｏが接続される。
【０００３】図５は、ＤＲＡＭの大容量化に伴い使用さ
れるシェアド型センスアンプ方式の半導体記憶装置を示
す図で、左側のビット線対Ｂ．Ｌ．（Ｌ）、バーＢ．
Ｌ．（Ｌ）かあるいは右側のビット線対Ｂ．Ｌ．
（Ｒ）、バーＢ．Ｌ．（Ｒ）を、ｎ型トランジスタ３、
４のゲート信号Ｓ１Ｌ、Ｓ１Ｒによって選択し、選ばれ
た方のビット線対の電位差を増幅する。
れるシェアド型センスアンプ方式の半導体記憶装置を示
す図で、左側のビット線対Ｂ．Ｌ．（Ｌ）、バーＢ．
Ｌ．（Ｌ）かあるいは右側のビット線対Ｂ．Ｌ．
（Ｒ）、バーＢ．Ｌ．（Ｒ）を、ｎ型トランジスタ３、
４のゲート信号Ｓ１Ｌ、Ｓ１Ｒによって選択し、選ばれ
た方のビット線対の電位差を増幅する。
【０００４】次に、図４に示した１トランジスタ・１キ
ャパシタ型の半導体記憶装置の動作について説明する。
ワード線Ｗ．Ｌ．が”Ｈ”になりメモリセルのデータが
ビット線バーＢ．Ｌ．上に読み出され、ビット線対に電
位差がついたところで、ｎ型センスアンプ１を駆動し、
その後、ｐ型センスアンプを駆動し、ビット線対の微小
電位差を増幅する。ワード線が”Ｈ”レベルになったと
きの、メモリセル容量をＣＳ、ビット線容量を図のよう
にＣＢ１，ＣＢ２とすると電荷保存側にしたがいＢ．
Ｌ．、バーＢ．Ｌ．の電位差は電源電圧をＶCCとすると （ＶCC／２）／（（（ＣＢ１＋ＣＢ２）／ＣＳ）＋１） となる。
ャパシタ型の半導体記憶装置の動作について説明する。
ワード線Ｗ．Ｌ．が”Ｈ”になりメモリセルのデータが
ビット線バーＢ．Ｌ．上に読み出され、ビット線対に電
位差がついたところで、ｎ型センスアンプ１を駆動し、
その後、ｐ型センスアンプを駆動し、ビット線対の微小
電位差を増幅する。ワード線が”Ｈ”レベルになったと
きの、メモリセル容量をＣＳ、ビット線容量を図のよう
にＣＢ１，ＣＢ２とすると電荷保存側にしたがいＢ．
Ｌ．、バーＢ．Ｌ．の電位差は電源電圧をＶCCとすると （ＶCC／２）／（（（ＣＢ１＋ＣＢ２）／ＣＳ）＋１） となる。
【０００５】次の図５に示したシェアド型センスアンプ
の方式の半導体記憶装置の場合の基本的動作も上記と同
様であるが右側と左側のビット線対に対して、ひとつの
ｎ型センスアンプ１とひとつのｐ型センスアンプ２が共
有化されているので、ｎ型トランジスタ３、４のゲート
信号Ｓ１Ｌ、Ｓ１Ｒによって右側か左側のビット線対を
選択する。例えば、右側のビット線対Ｂ．Ｌ．（Ｒ）、
バーＢ．Ｌ．（Ｒ）が選択される場合には、以下のよう
になる。 Ｓ１Ｌ＝ＶSS Ｓ１Ｒ≒ＶCC＋２Ｖｔｈ ただし、ＶSS：グランド電圧 ＶCC：電源電圧 Ｖｔｈ：しきい値電圧 この場合、ビット線容量を図のようにＣＢ３、ＣＢ４と
して読み出し電位差を計算すると （ＶCC／２）／（（（ＣＢ３＋ＣＢ４）／ＣＳ）＋１） となる。例えば、レイアウトにもよるがＶCC＝５Ｖ，Ｃ
Ｓ＝３０ｆＦ，ＣＢ３＝１５０ｆＦ，ＣＢ４＝３０ｆＦ
とすると、 （５／２）／（（（１５０ｆＦ＋３０ｆＦ）／３０ｆＦ）＋１） ≒０．３５７Ｖ となる。
の方式の半導体記憶装置の場合の基本的動作も上記と同
様であるが右側と左側のビット線対に対して、ひとつの
ｎ型センスアンプ１とひとつのｐ型センスアンプ２が共
有化されているので、ｎ型トランジスタ３、４のゲート
信号Ｓ１Ｌ、Ｓ１Ｒによって右側か左側のビット線対を
選択する。例えば、右側のビット線対Ｂ．Ｌ．（Ｒ）、
バーＢ．Ｌ．（Ｒ）が選択される場合には、以下のよう
になる。 Ｓ１Ｌ＝ＶSS Ｓ１Ｒ≒ＶCC＋２Ｖｔｈ ただし、ＶSS：グランド電圧 ＶCC：電源電圧 Ｖｔｈ：しきい値電圧 この場合、ビット線容量を図のようにＣＢ３、ＣＢ４と
して読み出し電位差を計算すると （ＶCC／２）／（（（ＣＢ３＋ＣＢ４）／ＣＳ）＋１） となる。例えば、レイアウトにもよるがＶCC＝５Ｖ，Ｃ
Ｓ＝３０ｆＦ，ＣＢ３＝１５０ｆＦ，ＣＢ４＝３０ｆＦ
とすると、 （５／２）／（（（１５０ｆＦ＋３０ｆＦ）／３０ｆＦ）＋１） ≒０．３５７Ｖ となる。
【０００６】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、ビット線の負荷容
量が大きく、ワード線によって、ビット線対に読み出さ
れた読み出し電位差が小さいという問題点があった。特
に、シェアドセンスアンプ方式の場合には、ビット線対
が長くなり負荷容量による電位差減少は無視できないも
のであった。
は以上のように構成されているので、ビット線の負荷容
量が大きく、ワード線によって、ビット線対に読み出さ
れた読み出し電位差が小さいという問題点があった。特
に、シェアドセンスアンプ方式の場合には、ビット線対
が長くなり負荷容量による電位差減少は無視できないも
のであった。
【０００７】この発明は、ビット線の負荷容量を少しで
も低減し、読み出し電位差を大きくすることができる半
導体記憶装置を得ることを目的とする。
も低減し、読み出し電位差を大きくすることができる半
導体記憶装置を得ることを目的とする。
【０００８】
【課題を解決するための手段】第１の発明に係る半導体
記憶装置は、たとえば、１トランジスタ・１キャパシタ
型の半導体記憶装置に関するものであり、以下の要素を
有するものである。 （ａ）情報を記憶するメモリセル部、（ｂ）上記メモリ
セル部に記憶された情報を電位差として検出するビット
線対、（ｃ）上記ビット線対の電位差を増幅する第１の
アンプ、（ｄ）上記第１のアンプで増幅された電位差を
さらに増幅する第２のアンプ、（ｅ）上記第１のアンプ
と第２のアンプの間に設けられ、所定の制御信号により
第１のアンプと第２のアンプを所定のタイミングで接続
するスイッチ。
記憶装置は、たとえば、１トランジスタ・１キャパシタ
型の半導体記憶装置に関するものであり、以下の要素を
有するものである。 （ａ）情報を記憶するメモリセル部、（ｂ）上記メモリ
セル部に記憶された情報を電位差として検出するビット
線対、（ｃ）上記ビット線対の電位差を増幅する第１の
アンプ、（ｄ）上記第１のアンプで増幅された電位差を
さらに増幅する第２のアンプ、（ｅ）上記第１のアンプ
と第２のアンプの間に設けられ、所定の制御信号により
第１のアンプと第２のアンプを所定のタイミングで接続
するスイッチ。
【０００９】また、第２の発明に係る半導体記憶装置
は、たとえば、シェアド型センスアンプ方式の半導体記
憶装置に関するものであり、以下の要素を有するもので
ある。 （ａ）情報を記憶するメモリセル部、（ｂ）上記メモリ
セル部に記憶された情報を電位差として検出するビット
線対、（ｃ）上記ビット線対に対応して設けられ、上記
ビット線対の電位差を増幅する第１のアンプ、（ｄ）少
なくとも２以上の第１のアンプに対応して設けられ、第
１のアンプで増幅された電位差をさらに増幅する第２の
アンプ、（ｅ）上記各第１のアンプと第２のアンプの間
にそれぞれ設けられ、所定の制御信号により、いずれか
ひとつの第１のアンプと第２のアンプを所定のタイミン
グで接続するスイッチ。
は、たとえば、シェアド型センスアンプ方式の半導体記
憶装置に関するものであり、以下の要素を有するもので
ある。 （ａ）情報を記憶するメモリセル部、（ｂ）上記メモリ
セル部に記憶された情報を電位差として検出するビット
線対、（ｃ）上記ビット線対に対応して設けられ、上記
ビット線対の電位差を増幅する第１のアンプ、（ｄ）少
なくとも２以上の第１のアンプに対応して設けられ、第
１のアンプで増幅された電位差をさらに増幅する第２の
アンプ、（ｅ）上記各第１のアンプと第２のアンプの間
にそれぞれ設けられ、所定の制御信号により、いずれか
ひとつの第１のアンプと第２のアンプを所定のタイミン
グで接続するスイッチ。
【００１０】
【作用】第１及び第２の発明に係る半導体記憶装置は、
第１のアンプ（ｎ型センスアンプ）の動作後に、第２の
アンプ（ｐ型センスアンプ）が動作すればよいことに着
目し、第１のアンプ（ｎ型センスアンプ）と第２のアン
プ（ｐ型センスアンプ）の間に、スイッチを設け、ワー
ド線が”Ｈ”になるときはスイッチをオフにして第２の
アンプを切り離しておくことにより、第２のアンプに接
線されたビット線の負荷容量を無視できるようにし、全
体としてビット線の負荷容量を低減したものである。そ
して、第１のアンプ（ｎ型センスアンプ）で電位差を増
幅した後に、スイッチをオンにして、第２のアンプ（ｐ
型センスアンプ）を動作させ、さらに電位差を増幅させ
るようにしたものである。第２のアンプ（ｐ型センスア
ンプ）がスイッチにより動作するときは、すでに第１の
アンプによりビット線対の電位差が増幅されているの
で、第２のアンプに接続されたビット線の負荷容量によ
る電位差減少の影響はなくなる。
第１のアンプ（ｎ型センスアンプ）の動作後に、第２の
アンプ（ｐ型センスアンプ）が動作すればよいことに着
目し、第１のアンプ（ｎ型センスアンプ）と第２のアン
プ（ｐ型センスアンプ）の間に、スイッチを設け、ワー
ド線が”Ｈ”になるときはスイッチをオフにして第２の
アンプを切り離しておくことにより、第２のアンプに接
線されたビット線の負荷容量を無視できるようにし、全
体としてビット線の負荷容量を低減したものである。そ
して、第１のアンプ（ｎ型センスアンプ）で電位差を増
幅した後に、スイッチをオンにして、第２のアンプ（ｐ
型センスアンプ）を動作させ、さらに電位差を増幅させ
るようにしたものである。第２のアンプ（ｐ型センスア
ンプ）がスイッチにより動作するときは、すでに第１の
アンプによりビット線対の電位差が増幅されているの
で、第２のアンプに接続されたビット線の負荷容量によ
る電位差減少の影響はなくなる。
【００１１】
実施例１．図１は、第１の発明を説明するための１トラ
ンジスタ１キャパシタ型の半導体記憶装置の一実施例を
示す図で、１トランジスタ５および１キャパシタ６から
成るメモリセル部を有するビット線対Ｂ．Ｌ．、バー
Ｂ．Ｌ．にｎ型センスアンプ１（第１のアンプの一例）
が接続されている。また、ビット線対には制御信号Ｓ１
により制御されるｎ型トランジスタ３および４（スイッ
チの一例）を介してｐ型センスアンプ２（第２のアンプ
の一例）が接続され、さらに、信号ＣＹにより制御され
るｎ型トランジスタ７、８を介してＩ／Ｏ線対が接続さ
れている。
ンジスタ１キャパシタ型の半導体記憶装置の一実施例を
示す図で、１トランジスタ５および１キャパシタ６から
成るメモリセル部を有するビット線対Ｂ．Ｌ．、バー
Ｂ．Ｌ．にｎ型センスアンプ１（第１のアンプの一例）
が接続されている。また、ビット線対には制御信号Ｓ１
により制御されるｎ型トランジスタ３および４（スイッ
チの一例）を介してｐ型センスアンプ２（第２のアンプ
の一例）が接続され、さらに、信号ＣＹにより制御され
るｎ型トランジスタ７、８を介してＩ／Ｏ線対が接続さ
れている。
【００１２】また、図３は、この発明に係る半導体記憶
装置の動作を説明するための図であり、各記号は以下の
意味を有している。 ｔ1 ：ワード線Ｗ．Ｌ．の選択 ｔ2 ：ｎ型センスアンプの動作開始 ｔ3 ：制御信号Ｓ１の動作開始 ｔ4 ：ｐ型センスアンプの動作開始 ΔＶ１，ΔＶ２，ΔＶ３：ビット線対の各時点での電位
差
装置の動作を説明するための図であり、各記号は以下の
意味を有している。 ｔ1 ：ワード線Ｗ．Ｌ．の選択 ｔ2 ：ｎ型センスアンプの動作開始 ｔ3 ：制御信号Ｓ１の動作開始 ｔ4 ：ｐ型センスアンプの動作開始 ΔＶ１，ΔＶ２，ΔＶ３：ビット線対の各時点での電位
差
【００１３】次に、図１、図３を用いて、動作について
説明する。まず、時刻ｔ1 でワード線Ｗ．Ｌ．が選択さ
れ時刻ｔ2 でｎ型センスアンプ１が動作する。図３に示
すようにｎ型センスアンプが動作し始める時刻ｔ2 にお
いては制御信号Ｓ１は０Ｖ、すなわち、ｎ型トランジス
タ３、４はいずれもオフ状態である。また、ビット線対
の電位差はΔＶ１であるが、時刻ｔ2 からｔ3 までのｎ
型センスアンプの動作によりΔＶ１からΔＶ２を経てΔ
Ｖ３まで増幅されることになる。その後、時刻ｔ3 から
Ｓ１がＶCC＋α（αはＶｔｈ以上）のレベルになりｎ型
トランジスタ３、４がオンになり、時刻ｔ4 からｐ型セ
ンスアンプが動作し始める。すなわち、ワード線がＨｉ
ｇｈになることにより得られるビット線対の読み出し電
位差（ΔＶ１）は （ＶCC／２）／（（ＣＢ１／ＣＳ）＋１） となる。ここで、ＣＢ２が関与していないのは、ｎ型ト
ランジスタ３、４がオフにされていることにより、ＣＢ
２をもつビット線対が接続されていないからである。な
お、時刻ｔ3 以降においてｎ型トランジスタ３、４がオ
ンにされる場合は、すでにｎ型センスアンプにより電位
差はΔＶ１からΔＶ２以上に増幅されているので、ＣＢ
２をもつビット線対が接続されても、悪影響を及ぼす可
能性は少ない。
説明する。まず、時刻ｔ1 でワード線Ｗ．Ｌ．が選択さ
れ時刻ｔ2 でｎ型センスアンプ１が動作する。図３に示
すようにｎ型センスアンプが動作し始める時刻ｔ2 にお
いては制御信号Ｓ１は０Ｖ、すなわち、ｎ型トランジス
タ３、４はいずれもオフ状態である。また、ビット線対
の電位差はΔＶ１であるが、時刻ｔ2 からｔ3 までのｎ
型センスアンプの動作によりΔＶ１からΔＶ２を経てΔ
Ｖ３まで増幅されることになる。その後、時刻ｔ3 から
Ｓ１がＶCC＋α（αはＶｔｈ以上）のレベルになりｎ型
トランジスタ３、４がオンになり、時刻ｔ4 からｐ型セ
ンスアンプが動作し始める。すなわち、ワード線がＨｉ
ｇｈになることにより得られるビット線対の読み出し電
位差（ΔＶ１）は （ＶCC／２）／（（ＣＢ１／ＣＳ）＋１） となる。ここで、ＣＢ２が関与していないのは、ｎ型ト
ランジスタ３、４がオフにされていることにより、ＣＢ
２をもつビット線対が接続されていないからである。な
お、時刻ｔ3 以降においてｎ型トランジスタ３、４がオ
ンにされる場合は、すでにｎ型センスアンプにより電位
差はΔＶ１からΔＶ２以上に増幅されているので、ＣＢ
２をもつビット線対が接続されても、悪影響を及ぼす可
能性は少ない。
【００１４】以上のように、この実施例では、１トラン
ジスタ・１キャパシタから成るメモリセルを有するビッ
ト線対とｎ型クロスカップルセンスアンプを接続し、制
御信号をゲートに有するｎ型トランジスタ対を介してｐ
型クロスカップルセンスアンプに接続した半導体記憶装
置を説明した。
ジスタ・１キャパシタから成るメモリセルを有するビッ
ト線対とｎ型クロスカップルセンスアンプを接続し、制
御信号をゲートに有するｎ型トランジスタ対を介してｐ
型クロスカップルセンスアンプに接続した半導体記憶装
置を説明した。
【００１５】実施例２．図２は第２の発明に係るシェア
ド型センスアンプ方式の半導体記憶装置についての一実
施例を示す図である。まず、メモリセル部を有する左側
アレイ内のビット線対Ｂ．Ｌ．（Ｌ）、バーＢ．Ｌ．
（Ｌ）はｎ型センスアンプ１Ｌに直接つながり、制御信
号Ｓ１Ｌによって制御されるｎ型トランジスタ３Ｌ、４
Ｌを介してｐ型センスアンプ２と接続される。また、制
御信号Ｓ１Ｒにより制御されるｎ型トランジスタ対３
Ｒ、４Ｒのソース側とドレイン側にそれぞれｐ型センス
アンプ２およびｎ型センスアンプ１Ｒがつながり、この
ｎ型センスアンプ１Ｒには右側アレイ内のビット線対
Ｂ．Ｌ．（Ｒ）、バーＢ．Ｌ．（Ｒ）が接続される。
ド型センスアンプ方式の半導体記憶装置についての一実
施例を示す図である。まず、メモリセル部を有する左側
アレイ内のビット線対Ｂ．Ｌ．（Ｌ）、バーＢ．Ｌ．
（Ｌ）はｎ型センスアンプ１Ｌに直接つながり、制御信
号Ｓ１Ｌによって制御されるｎ型トランジスタ３Ｌ、４
Ｌを介してｐ型センスアンプ２と接続される。また、制
御信号Ｓ１Ｒにより制御されるｎ型トランジスタ対３
Ｒ、４Ｒのソース側とドレイン側にそれぞれｐ型センス
アンプ２およびｎ型センスアンプ１Ｒがつながり、この
ｎ型センスアンプ１Ｒには右側アレイ内のビット線対
Ｂ．Ｌ．（Ｒ）、バーＢ．Ｌ．（Ｒ）が接続される。
【００１６】この回路の動作について説明する。例え
ば、左側アレイ内のワード線が選択される場合、Ｓ１
Ｌ、Ｓ１Ｒは共にＬｏｗレベルになっており、先程図３
で説明したように、時刻ｔ1 でワード線が選択され、時
刻ｔ2 で右側ｎ型センスアンプ１Ｌが動作し始めた後、
時刻ｔ3 で信号Ｓ１ＬがＶCC＋αのレベルになろうと
し、時刻ｔ4 でｐ型センスアンプ２が動作し始める。す
なわち、ワード線が”Ｈ”になることによるビット線対
の電位差（ΔＶ１）は （ＶCC／２）／（（ＣＢ３／ＣＳ）＋１） となる。従来例と同様に、ＶCC＝５Ｖ，ＣＢ３＝１５０
ｆＦ，ＣＢ４＝３０ｆＦ（ここでは無視される。）、Ｃ
Ｓ＝３０ｆＦとすると、 （５／２）／（（１５０ｆＦ／３０ｆＦ）＋１）≒０．４１７ となる。従来例と比較すると、１０％以上もアップした
電位差が得られることになる。
ば、左側アレイ内のワード線が選択される場合、Ｓ１
Ｌ、Ｓ１Ｒは共にＬｏｗレベルになっており、先程図３
で説明したように、時刻ｔ1 でワード線が選択され、時
刻ｔ2 で右側ｎ型センスアンプ１Ｌが動作し始めた後、
時刻ｔ3 で信号Ｓ１ＬがＶCC＋αのレベルになろうと
し、時刻ｔ4 でｐ型センスアンプ２が動作し始める。す
なわち、ワード線が”Ｈ”になることによるビット線対
の電位差（ΔＶ１）は （ＶCC／２）／（（ＣＢ３／ＣＳ）＋１） となる。従来例と同様に、ＶCC＝５Ｖ，ＣＢ３＝１５０
ｆＦ，ＣＢ４＝３０ｆＦ（ここでは無視される。）、Ｃ
Ｓ＝３０ｆＦとすると、 （５／２）／（（１５０ｆＦ／３０ｆＦ）＋１）≒０．４１７ となる。従来例と比較すると、１０％以上もアップした
電位差が得られることになる。
【００１７】以上のように、この実施例では、ｐ型クロ
スカップルセンスアンプの両側に２つの異なる制御信号
をゲートに有するｎ型トランジスタ対を介して、それぞ
れｎ型クロスカップルセンスアンプが接続され、さらに
各ｎ型クロスカップルセンスアンプに、１トランジスタ
・１キャパシタから成るメモリセルを有するビット線対
が接続された半導体記憶装置を説明した。
スカップルセンスアンプの両側に２つの異なる制御信号
をゲートに有するｎ型トランジスタ対を介して、それぞ
れｎ型クロスカップルセンスアンプが接続され、さらに
各ｎ型クロスカップルセンスアンプに、１トランジスタ
・１キャパシタから成るメモリセルを有するビット線対
が接続された半導体記憶装置を説明した。
【００１８】実施例３．上記実施例１および２において
は、ｎ型センスアンプとｐ型センスアンプの場合を示し
たが、これらのタイプのアンプに限るものではなく、時
間的をずらして動作させることが可能な第１のアンプと
第２のアンプがあればよい。
は、ｎ型センスアンプとｐ型センスアンプの場合を示し
たが、これらのタイプのアンプに限るものではなく、時
間的をずらして動作させることが可能な第１のアンプと
第２のアンプがあればよい。
【００１９】実施例４．また、上記実施例では、ｎ型ト
ランジスタ３、４を用いてビット線対の接続を行なう場
合を示したが、ｎ型トランジスタに限るものではなく、
所定の制御信号によりオンオフされるスイッチによりビ
ット線対を接続できるものであればよい。
ランジスタ３、４を用いてビット線対の接続を行なう場
合を示したが、ｎ型トランジスタに限るものではなく、
所定の制御信号によりオンオフされるスイッチによりビ
ット線対を接続できるものであればよい。
【００２０】また、上記実施例２ではひとつのｐ型セン
スアンプ（第２のアンプ）を２つのｎ型センスアンプ
（第１のアンプ）で共有する場合を示したが、３つ以上
のｎ型センスアンプ（第１のアンプ）で共有する場合で
もかまわない。３つ以上ある場合でも、制御信号によ
り、ひとつのスイッチがオンされることにより、この発
明と同様の作用効果を奏する。
スアンプ（第２のアンプ）を２つのｎ型センスアンプ
（第１のアンプ）で共有する場合を示したが、３つ以上
のｎ型センスアンプ（第１のアンプ）で共有する場合で
もかまわない。３つ以上ある場合でも、制御信号によ
り、ひとつのスイッチがオンされることにより、この発
明と同様の作用効果を奏する。
【００２１】
【発明の効果】以上のように、第１および第２の発明に
よれば、ビット線の負荷容量低減によりワード線選択時
に得られるビット線対の読み出し電位差は増大し、マー
ジンのある半導体記憶装置を得ることができる。
よれば、ビット線の負荷容量低減によりワード線選択時
に得られるビット線対の読み出し電位差は増大し、マー
ジンのある半導体記憶装置を得ることができる。
【図１】第１の発明の一実施例を示す図。
【図２】第２の発明の一実施例を示す図。
【図３】動作を示すタイミングチャート図。
【図４】従来の一例を示す図。
【図５】従来の他の例を示す図。
１ ｎ型クロスカップルセンスアンプ（第１のアンプの
一例） ２ ｐ型クロスカップルセンスアンプ（第２のアンプの
一例） ３、４ ｎ型トランジスタ（スイッチの一例） ７、８ ｎ型トランジスタ ５ ｎ型トランジスタ ６ キャパシタ Ｓ１，Ｓ１Ｌ，Ｓ１Ｒ 制御信号
一例） ２ ｐ型クロスカップルセンスアンプ（第２のアンプの
一例） ３、４ ｎ型トランジスタ（スイッチの一例） ７、８ ｎ型トランジスタ ５ ｎ型トランジスタ ６ キャパシタ Ｓ１，Ｓ１Ｌ，Ｓ１Ｒ 制御信号
Claims (2)
- 【請求項１】 以下の要素を有する半導体記憶装置
（ａ）情報を記憶するメモリセル部、（ｂ）上記メモリ
セル部に記憶された情報を電位差として検出するビット
線対、（ｃ）上記ビット線対の電位差を増幅する第１の
アンプ、（ｄ）上記第１のアンプで増幅された電位差を
さらに増幅する第２のアンプ、（ｅ）上記第１のアンプ
と第２のアンプの間に設けられ、所定の制御信号により
第１のアンプと第２のアンプを所定のタイミングで接続
するスイッチ。 - 【請求項２】 以下の要素を有する半導体記憶装置
（ａ）情報を記憶するメモリセル部、（ｂ）上記メモリ
セル部に記憶された情報を電位差として検出するビット
線対、（ｃ）上記ビット線対に対応して設けられ、上記
ビット線対の電位差を増幅する第１のアンプ、（ｄ）少
なくとも２以上の第１のアンプに対応して設けられ、第
１のアンプで増幅された電位差をさらに増幅する第２の
アンプ、（ｅ）上記各第１のアンプと第２のアンプの間
にそれぞれ設けられ、所定の制御信号により、いずれか
ひとつの第１のアンプと第２のアンプを所定のタイミン
グで接続するスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3221381A JPH0562462A (ja) | 1991-09-02 | 1991-09-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3221381A JPH0562462A (ja) | 1991-09-02 | 1991-09-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0562462A true JPH0562462A (ja) | 1993-03-12 |
Family
ID=16765892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3221381A Pending JPH0562462A (ja) | 1991-09-02 | 1991-09-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0562462A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02143982A (ja) * | 1988-11-24 | 1990-06-01 | Toshiba Corp | ダイナミック型半導体記憶装置 |
-
1991
- 1991-09-02 JP JP3221381A patent/JPH0562462A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02143982A (ja) * | 1988-11-24 | 1990-06-01 | Toshiba Corp | ダイナミック型半導体記憶装置 |
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