JPH0562481A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0562481A JPH0562481A JP3244853A JP24485391A JPH0562481A JP H0562481 A JPH0562481 A JP H0562481A JP 3244853 A JP3244853 A JP 3244853A JP 24485391 A JP24485391 A JP 24485391A JP H0562481 A JPH0562481 A JP H0562481A
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- potential
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is DC as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
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- G—PHYSICS
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
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- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
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- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
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- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】
【目的】 消費電流を殆ど増加させないで、センスアン
プ等の動作高速化を達成する。あるいは同一動作速度で
よいときには、消費電流を削減する。 【構成】 トランジスタＱｐ11、Ｑｐ12、Ｑｎ11、Ｑｎ
12からなるカレントミラーアンプと直列に２本のトラン
ジスタＱｎ13、Ｑｎ14からなる電流リミッタ回路を接続
する。そして、トランジスタＱｎ13を待機時以外の時に
導通させ、Ｑｎ14をセンスアンプの動作開始時のみ導通
させる。
プ等の動作高速化を達成する。あるいは同一動作速度で
よいときには、消費電流を削減する。 【構成】 トランジスタＱｐ11、Ｑｐ12、Ｑｎ11、Ｑｎ
12からなるカレントミラーアンプと直列に２本のトラン
ジスタＱｎ13、Ｑｎ14からなる電流リミッタ回路を接続
する。そして、トランジスタＱｎ13を待機時以外の時に
導通させ、Ｑｎ14をセンスアンプの動作開始時のみ導通
させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に内部電源降圧回路を備えた半導体記憶装置に関す
る。
特に内部電源降圧回路を備えた半導体記憶装置に関す
る。
【０００２】
【従来の技術】近年、半導体記憶装置においては、記憶
装置内部での消費電力を削減するために内部降圧回路に
よって給電する回路が用いられている。図４は、内部降
圧回路により給電されるセンスアンプ駆動回路とセンス
アンプ回路の回路図であり、図５は従来の内部降圧回路
の回路図である。
装置内部での消費電力を削減するために内部降圧回路に
よって給電する回路が用いられている。図４は、内部降
圧回路により給電されるセンスアンプ駆動回路とセンス
アンプ回路の回路図であり、図５は従来の内部降圧回路
の回路図である。
【０００３】図４において、Ｑｐ41〜Ｑｐ43はｐチャネ
ルＭＯＳトランジスタ、Ｑｎ41〜Ｑｎ49はｎチャネルＭ
ＯＳトランジスタ、Ｉはインバータ、ＣS はメモリセ
ル、Ｄ、ＤＢはビット線、ＶD は内部降圧回路の出力で
あるドレイン電源電位、ＶH は中間電位であるプリチャ
ージ電位である。また、図５において、Ｑｐ51〜Ｑｐ53
はｐチャネルＭＯＳトランジスタ、Ｑｎ51〜Ｑｎ53はｎ
チャネルＭＯＳトランジスタ、ＶR はこの回路が発生す
べき内部降圧電位Ｖｉｎｔを与える基準電位である。
ルＭＯＳトランジスタ、Ｑｎ41〜Ｑｎ49はｎチャネルＭ
ＯＳトランジスタ、Ｉはインバータ、ＣS はメモリセ
ル、Ｄ、ＤＢはビット線、ＶD は内部降圧回路の出力で
あるドレイン電源電位、ＶH は中間電位であるプリチャ
ージ電位である。また、図５において、Ｑｐ51〜Ｑｐ53
はｐチャネルＭＯＳトランジスタ、Ｑｎ51〜Ｑｎ53はｎ
チャネルＭＯＳトランジスタ、ＶR はこの回路が発生す
べき内部降圧電位Ｖｉｎｔを与える基準電位である。
【０００４】次に、図６のタイムチャートを参照して図
４および図５の回路の動作について説明する。待機状態
では、活性化開始信号φA が０Ｖであるため、カレント
ミラー回路の電流リミッタであるＱｎ53は非導通であっ
て、内部降圧回路は非活性状態にあり、ドライバである
トランジスタＱｐ53も非導通状態にある。また、このと
きプリチャージ信号φP は高電位（Ｖｉｎｔ）にあるた
め、プリチャージ回路（Ｑｎ43、Ｑｎ44；Ｑｎ47、Ｑｎ
48）は活性化しており、センスアンプ駆動信号φSP、φ
SNおよびビット線Ｄ、ＤＢはプリチャージ電位ＶH に保
持されている。
４および図５の回路の動作について説明する。待機状態
では、活性化開始信号φA が０Ｖであるため、カレント
ミラー回路の電流リミッタであるＱｎ53は非導通であっ
て、内部降圧回路は非活性状態にあり、ドライバである
トランジスタＱｐ53も非導通状態にある。また、このと
きプリチャージ信号φP は高電位（Ｖｉｎｔ）にあるた
め、プリチャージ回路（Ｑｎ43、Ｑｎ44；Ｑｎ47、Ｑｎ
48）は活性化しており、センスアンプ駆動信号φSP、φ
SNおよびビット線Ｄ、ＤＢはプリチャージ電位ＶH に保
持されている。
【０００５】時刻ｔ1 において、プリチャージ信号φP
がＶｉｎｔから０Ｖになり、トランジスタＱｎ41；Ｑｎ
43、Ｑｎ44；Ｑｎ47、Ｑｎ48がオフする。時刻ｔ2 にお
いて、ワード線選択信号φw が高電位になると、トラン
ジスタＱｎ49がオンしてメモリセルＣS とビット線Ｄが
接続され、ビット線対Ｄ、ＤＢに差電位がつく。ここで
はメモリセルのデータが“１”（高電位）である場合が
示されている。
がＶｉｎｔから０Ｖになり、トランジスタＱｎ41；Ｑｎ
43、Ｑｎ44；Ｑｎ47、Ｑｎ48がオフする。時刻ｔ2 にお
いて、ワード線選択信号φw が高電位になると、トラン
ジスタＱｎ49がオンしてメモリセルＣS とビット線Ｄが
接続され、ビット線対Ｄ、ＤＢに差電位がつく。ここで
はメモリセルのデータが“１”（高電位）である場合が
示されている。
【０００６】次に、時刻ｔ3 において、活性化開始信号
φA が高電位となり、内部降圧回路が活性化され、これ
によりセンスアンプ駆動回路のドレイン電源電位ＶD が
Ｖｉｎｔとなる。続いて時刻ｔ4において、センスアン
プ活性化信号φS が高電位（Ｖｉｎｔ）になり、センス
アンプによるビット線間の差電位の増幅が始まる。セン
ス動作開始と同時にＱｐ41によりドレイン電源電位ＶD
はセンスアンプ駆動信号線（φSP）へ伝達され、センス
アンプ駆動回路によるセンスアンプへの給電が開始され
るが、そのためＶD は一旦降下し始める。しかし、ＶD
が降下すると、内部降圧回路において、Ｑｎ52のゲート
電位がＱｎ51のそれより高くなるため、Ｑｐ53のゲート
電位が下がり、その電流供給能力が上がる。そのためＶ
D の電位降下はある値で止まりその以降は上昇する。こ
れとともに駆動信号φSPおよびビット線Ｄの電位も上昇
を始める。ＶD は上昇してもその値がＶR を超えると、
Ｑｎ51のゲート電位がＱｎ52のそれより高くなりＱｐ53
のゲート電位が上昇するので、Ｑｐ52がオン、Ｑｐ53が
オフし、結局ＶD はＶR に落ち着く。そのため、センス
アンプ駆動信号φSPとビット線Ｄの電位もそれぞれｔ
5 、ｔ6 において基準電位ＶR に到達する。
φA が高電位となり、内部降圧回路が活性化され、これ
によりセンスアンプ駆動回路のドレイン電源電位ＶD が
Ｖｉｎｔとなる。続いて時刻ｔ4において、センスアン
プ活性化信号φS が高電位（Ｖｉｎｔ）になり、センス
アンプによるビット線間の差電位の増幅が始まる。セン
ス動作開始と同時にＱｐ41によりドレイン電源電位ＶD
はセンスアンプ駆動信号線（φSP）へ伝達され、センス
アンプ駆動回路によるセンスアンプへの給電が開始され
るが、そのためＶD は一旦降下し始める。しかし、ＶD
が降下すると、内部降圧回路において、Ｑｎ52のゲート
電位がＱｎ51のそれより高くなるため、Ｑｐ53のゲート
電位が下がり、その電流供給能力が上がる。そのためＶ
D の電位降下はある値で止まりその以降は上昇する。こ
れとともに駆動信号φSPおよびビット線Ｄの電位も上昇
を始める。ＶD は上昇してもその値がＶR を超えると、
Ｑｎ51のゲート電位がＱｎ52のそれより高くなりＱｐ53
のゲート電位が上昇するので、Ｑｐ52がオン、Ｑｐ53が
オフし、結局ＶD はＶR に落ち着く。そのため、センス
アンプ駆動信号φSPとビット線Ｄの電位もそれぞれｔ
5 、ｔ6 において基準電位ＶR に到達する。
【０００７】
【発明が解決しようとする課題】上述した従来の内部降
圧回路を用いた半導体記憶装置においては、応答特性を
よくするためには、電流リミッタとなるトランジスタＱ
ｎ53に流れる電流値を大きく設定する必要がある。すな
わち、ＶD の降下時に電位降下を少なくしかつ速やかに
上昇に転じさせるためにはＱｐ53の電流を短時間で増大
させ、またＶD の上昇時にＶD をＶR を大きく超えない
ようにするためにはＱｐ53を短時間でカットオフ状態に
する必要があるが、そのためには、電流リミッタを流れ
る電流を大きくして応答速度を上げる必要がある。しか
し、電流リミッタに流れる電流を大きくすると、装置で
消費する電流が増加してしまう。
圧回路を用いた半導体記憶装置においては、応答特性を
よくするためには、電流リミッタとなるトランジスタＱ
ｎ53に流れる電流値を大きく設定する必要がある。すな
わち、ＶD の降下時に電位降下を少なくしかつ速やかに
上昇に転じさせるためにはＱｐ53の電流を短時間で増大
させ、またＶD の上昇時にＶD をＶR を大きく超えない
ようにするためにはＱｐ53を短時間でカットオフ状態に
する必要があるが、そのためには、電流リミッタを流れ
る電流を大きくして応答速度を上げる必要がある。しか
し、電流リミッタに流れる電流を大きくすると、装置で
消費する電流が増加してしまう。
【０００８】
【課題を解決するための手段】本発明の半導体記憶装置
は、カレントミラーアンプとこれと直列に接続された電
流リミッタとを有する内部電源降圧回路を備えたもので
あって、電流リミッタは、センスアンプが活性化される
初期の段階のみに大電流を流すように構成されている。
は、カレントミラーアンプとこれと直列に接続された電
流リミッタとを有する内部電源降圧回路を備えたもので
あって、電流リミッタは、センスアンプが活性化される
初期の段階のみに大電流を流すように構成されている。
【０００９】上述した一時的に大電流を流す電流リミッ
タは、動作時間の異なる複数のトランジスタを並列に接
続することによって構成することができる。
タは、動作時間の異なる複数のトランジスタを並列に接
続することによって構成することができる。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例の内部降圧
回路の回路図である。図１において、Ｑｐ11〜Ｑｐ13は
ｐチャネルＭＯＳトランジスタ、Ｑｎ11〜Ｑｎ14はｎチ
ャネルＭＯＳトランジスタであって、Ｑｐ11、Ｑｐ12、
Ｑｎ11、Ｑｎ12によってカレントミラーアンプが、Ｑｎ
13、Ｑｎ14によって電流リミッタが構成されている。
て説明する。図１は、本発明の第１の実施例の内部降圧
回路の回路図である。図１において、Ｑｐ11〜Ｑｐ13は
ｐチャネルＭＯＳトランジスタ、Ｑｎ11〜Ｑｎ14はｎチ
ャネルＭＯＳトランジスタであって、Ｑｐ11、Ｑｐ12、
Ｑｎ11、Ｑｎ12によってカレントミラーアンプが、Ｑｎ
13、Ｑｎ14によって電流リミッタが構成されている。
【００１１】本実施例の内部降圧回路によって給電を受
けるセンスアンプおよびセンスアンプ駆動回路は、従来
例の場合と同じ図４に示したものである。以下、図２に
示すタイムチャートを参照して本実施例回路の動作につ
いて説明する。
けるセンスアンプおよびセンスアンプ駆動回路は、従来
例の場合と同じ図４に示したものである。以下、図２に
示すタイムチャートを参照して本実施例回路の動作につ
いて説明する。
【００１２】時刻ｔ1 以前では、プリチャージ信号φP
が高電位であるので、図４の記憶装置はプリチャージ状
態にある。時刻ｔ1でプリチャージ信号が低電位（０
Ｖ）となって、トランジスタＱｎ41、Ｑｎ43、Ｑｎ44、
Ｑｎ47、Ｑｎ48がオフする。
が高電位であるので、図４の記憶装置はプリチャージ状
態にある。時刻ｔ1でプリチャージ信号が低電位（０
Ｖ）となって、トランジスタＱｎ41、Ｑｎ43、Ｑｎ44、
Ｑｎ47、Ｑｎ48がオフする。
【００１３】時刻ｔ2 において、ワード線が選択され、
ビット線Ｄの電位がプリチャージ電位から僅かに上昇す
る（記憶データが“１”の場合）。時刻ｔ3 に至ると、
活性化開始信号φA 、第２活性化開始信号φD が高電位
となり、内部降圧回路のカレントミラーアンプには大電
流が流れる。この時点で、内部降圧回路はセンスアンプ
駆動回路への給電が可能な状態となる。
ビット線Ｄの電位がプリチャージ電位から僅かに上昇す
る（記憶データが“１”の場合）。時刻ｔ3 に至ると、
活性化開始信号φA 、第２活性化開始信号φD が高電位
となり、内部降圧回路のカレントミラーアンプには大電
流が流れる。この時点で、内部降圧回路はセンスアンプ
駆動回路への給電が可能な状態となる。
【００１４】時刻ｔ4 において、センスアンプ活性化信
号φSが高電位となり、センスアンプによるビット線間
電位差の増幅が始まる。時刻ｔ5 、ｔ6 において、セン
スアンプ駆動信号φSP、φSNとビット線Ｄ、ＤＢの電位
が一定値に落ち着く。増幅動作の完了する時刻ｔ6 にお
いて、第２活性化開始信号φD は低電位となり、電流リ
ミッタのリミット値が下がる。
号φSが高電位となり、センスアンプによるビット線間
電位差の増幅が始まる。時刻ｔ5 、ｔ6 において、セン
スアンプ駆動信号φSP、φSNとビット線Ｄ、ＤＢの電位
が一定値に落ち着く。増幅動作の完了する時刻ｔ6 にお
いて、第２活性化開始信号φD は低電位となり、電流リ
ミッタのリミット値が下がる。
【００１５】以上説明したように、本実施例では、セン
スアンプが活性化される初期の段階においてのみ、トラ
ンジスタＱｎ14を導通させるようにしたので、消費電流
を殆ど増加させることなく、ドレイン電源電圧ＶD の降
下、上昇を抑制しその回復を速めることができる。した
がって、上記構成によりセンスアンプの動作高速化が達
成できる。しかし、高速動作が必要でない場合には、電
流リミッタの最大電流値を従来例のリミット値と等しく
することにより、消費電流を削減することができる。
スアンプが活性化される初期の段階においてのみ、トラ
ンジスタＱｎ14を導通させるようにしたので、消費電流
を殆ど増加させることなく、ドレイン電源電圧ＶD の降
下、上昇を抑制しその回復を速めることができる。した
がって、上記構成によりセンスアンプの動作高速化が達
成できる。しかし、高速動作が必要でない場合には、電
流リミッタの最大電流値を従来例のリミット値と等しく
することにより、消費電流を削減することができる。
【００１６】図３は、本発明の第２の実施例のタイミン
グチャートである。第２の実施例では、電流リミッタを
構成するトランジスタを１本のみとし、その代わりに電
流リミッタトランジスタのゲート電位となる活性化開始
信号φA ′が高電位と中間電位の２値の値をとるように
なされている。このφA′により、本実施例においても
センス動作の開始時のみに内部降圧回路の電流リミッタ
の電流を増加させることができる。
グチャートである。第２の実施例では、電流リミッタを
構成するトランジスタを１本のみとし、その代わりに電
流リミッタトランジスタのゲート電位となる活性化開始
信号φA ′が高電位と中間電位の２値の値をとるように
なされている。このφA′により、本実施例においても
センス動作の開始時のみに内部降圧回路の電流リミッタ
の電流を増加させることができる。
【００１７】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく種々の
改変が可能である。例えば、電流リミッタを異なる時間
にオン動作をする３個以上のトランジスタによって構成
することができる。また、実施例ではセンスアンプに対
する内部降圧回路について説明したが、他の周辺回路に
対する内部降圧回路についても同様の電流リミッタを設
けることができる。さらに、オートリフレッシュ機能を
有するＤＲＡＭ等においては、オートリフレッシュ時に
は電流リミッタの電流値を下げ、通常のアクセス時にの
み大電流を流すようにすることもできる。
本発明はこれら実施例に限定されるものではなく種々の
改変が可能である。例えば、電流リミッタを異なる時間
にオン動作をする３個以上のトランジスタによって構成
することができる。また、実施例ではセンスアンプに対
する内部降圧回路について説明したが、他の周辺回路に
対する内部降圧回路についても同様の電流リミッタを設
けることができる。さらに、オートリフレッシュ機能を
有するＤＲＡＭ等においては、オートリフレッシュ時に
は電流リミッタの電流値を下げ、通常のアクセス時にの
み大電流を流すようにすることもできる。
【００１８】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、内部電源降圧回路の電流リミッタが複数の値
の電流を供給できるようにしたものであるので、本発明
によれば、アクセス時にのみ、短時間、電流リミッタに
大電流を流すようにすることにより、消費電流を殆ど増
加させることなく、高速動作を行わせようにすることが
できる。あるいは同じ動作速度を達成する場合には、消
費電流をより少なくすることができる。
憶装置は、内部電源降圧回路の電流リミッタが複数の値
の電流を供給できるようにしたものであるので、本発明
によれば、アクセス時にのみ、短時間、電流リミッタに
大電流を流すようにすることにより、消費電流を殆ど増
加させることなく、高速動作を行わせようにすることが
できる。あるいは同じ動作速度を達成する場合には、消
費電流をより少なくすることができる。
【図１】 本発明の第１の実施例の内部降圧回路の回路
図。
図。
【図２】 本発明の第１の実施例のタイミングチャー
ト。
ト。
【図３】 本発明の第２の実施例のタイミングチャー
ト。
ト。
【図４】 本発明および従来例の内部降圧回路によって
給電されるセンスアンプの回路図。
給電されるセンスアンプの回路図。
【図５】 従来例の内部降圧回路の回路図。
【図６】 従来例のタイミングチャート。
Ｑｐ11〜Ｑｐ13、Ｑｐ41〜Ｑｐ43、Ｑｐ51〜Ｑｐ53…ｐ
チャネルＭＯＳトランジスタ Ｑｎ11〜Ｑｎ14、Ｑｎ41〜Ｑｎ49、Ｑｎ51〜Ｑｎ53…ｎ
チャネルＭＯＳトランジスタ Ｉ…インバータ ＣS …メモリセル φP …プリチャージ信号 φW …ワード線選択信号 φA 、φA ′…活性化開始信号 φD …第２活性化開始信号 φS …センスアンプ活性化信号 φSP、φSN…センスアンプ駆動信号 Ｄ、ＤＢ…ビット線 Ｖｉｎｔ…内部降圧電位 ＶD …ドレイン電源電位（＝Ｖｉｎｔ） ＶH …プリチャージ電位
チャネルＭＯＳトランジスタ Ｑｎ11〜Ｑｎ14、Ｑｎ41〜Ｑｎ49、Ｑｎ51〜Ｑｎ53…ｎ
チャネルＭＯＳトランジスタ Ｉ…インバータ ＣS …メモリセル φP …プリチャージ信号 φW …ワード線選択信号 φA 、φA ′…活性化開始信号 φD …第２活性化開始信号 φS …センスアンプ活性化信号 φSP、φSN…センスアンプ駆動信号 Ｄ、ＤＢ…ビット線 Ｖｉｎｔ…内部降圧電位 ＶD …ドレイン電源電位（＝Ｖｉｎｔ） ＶH …プリチャージ電位
Claims (3)
- 【請求項１】 カレントミラーアンプとこれと直列に接
続された電流リミッタとを有する内部電源降圧回路を備
えた半導体記憶装置において、 前記電流リミッタは、異なるレベルの電流を供給できる
ように構成されていることを特徴とする半導体記憶装
置。 - 【請求項２】 前記電流リミッタが異なる動作時間で電
流を供給する複数のトランジスタで構成されている請求
項１記載の半導体記憶装置。 - 【請求項３】 前記電流リミッタがセンスアンプの増幅
動作開始時にのみ大電流を供給するように構成されてい
る請求項１または２記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3244853A JPH0562481A (ja) | 1991-08-30 | 1991-08-30 | 半導体記憶装置 |
| US07/936,653 US5451897A (en) | 1991-08-30 | 1992-08-28 | Built-in supply voltage dropping circuit |
| KR1019920015653A KR960011956B1 (ko) | 1991-08-30 | 1992-08-29 | 내부 전원 강압 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3244853A JPH0562481A (ja) | 1991-08-30 | 1991-08-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0562481A true JPH0562481A (ja) | 1993-03-12 |
Family
ID=17124958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3244853A Pending JPH0562481A (ja) | 1991-08-30 | 1991-08-30 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
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