JPH056265A - デジタル乗算回路 - Google Patents

Abstract

(57)【要約】 【目的】 用いられているＣＭＯＳ型デジタル乗算器の
演算中の消費電流の低減を図り、よってデジタル乗算回
路全体での消費電力量をも低減する。 【構成】 ゼロ判別手段１０は、乗数Ｘと被乗数Ｙとの
少なくとも一方の値がゼロであることを判別する。タイ
ミング手段１２は、前記ゼロ判別手段１０でゼロである
と判別された場合には、ＣＭＯＳ型デジタル乗算器２０
での演算を停止させる。乗算結果ゼロ手段１４は、前記
ゼロ判別手段でゼロであると判別された場合には、乗算
結果を強制的にゼロにする。従って、乗数Ｘと被乗数Ｙ
との少なくとも一方の値がゼロである場合には、消費電
力の大きいＣＭＯＳ型デジタル演算器２０での演算を行
わないようにする。これにより、デジタル乗算回路全体
の消費電力量の低減を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、２進数の乗数と２進数
の被乗数とを入力し、これら乗数と被乗数との乗算結果
を出力するＣＭＯＳ型デジタル乗算器を用いたデジタル
乗算回路に係り、特に、消費電力量の低減が可能なデジ
タル乗算回路に関する。

【０００２】

【従来の技術】現在、２進数の乗数と２進数の被乗数と
を入力し、これら乗数と被乗数との乗算結果を出力する
デジタル乗算器として、直並列型乗算器や、並列型乗算
器が知られている。

【０００３】この直並列型乗算器には、例えば、被乗数
のビット数分の全加算器を用い、乗数を１ビットずつ入
力して、乗算結果を順次加算しシフトしていくものがあ
る。又、この直並列型乗算器には、被乗数のビット数分
の全加算器を用い、シフトレジスタで乗数をシフトしな
がら１ビットずつ入力して乗算し、この際の乗算結果を
順次加算することにより、最終的な乗算結果を得るとい
うものもある。

【０００４】前記並列型乗算器には、例えば、部分積を
求めるＡＮＤ回路と、部分和を求める全加算器とでなる
並列乗算器単位回路をアレー状に並べて構成したものが
ある。

【０００５】このようなデジタル乗算器は、多くのゲー
ト回路を用いて構成されるものである。

【０００６】特に、乗数のビット数や被乗数のビット数
が増加すると、用いられるゲート数は非常に多くなり、
デジタル乗算器やデジタル乗算器を用いたデジタル乗算
回路全体の消費電力を増加させてしまう。

【０００７】近年、このようなデジタル乗算回路の消費
電力を低減するため、ＣＭＯＳ（complementary metal-
oxide-semiconductor ）プロセス技術を用いたＣＭＯＳ
型デジタル乗算器が開発されている。

【０００８】このＣＭＯＳ型デジタル乗算器は、演算を
行っていないときの消費電力はほとんどゼロとなる。

【０００９】図１１は、従来の、ＣＭＯＳ型デジタル乗
算器を用いたデジタル乗算回路の論理回路図である。

【００１０】この図１１において、ＣＭＯＳ型乗算器２
０は、４ビットの２進数の乗数Ｘと４ビットの２進数の
被乗数Ｙとの乗算を行う、並列型乗算器である。

【００１１】この図１１に示されるデジタル乗算回路に
おいては、前記ＣＭＯＳ型乗算器２０での演算中に、乗
数Ｘ（Ｘ０〜Ｘ３）を保持するＤ型フリップフロップＦ
Ｘ０〜ＦＸ３と、被乗数Ｙ（Ｙ０〜Ｙ３）を保持するＤ
型フリップフロップＦＹ０〜ＦＹ３とが用いられてい
る。

【００１２】又、前記ＣＭＯＳ型乗算器２０からの乗算
結果z （z ０〜z ７）は、Ｄ型フリップフロップＦＺ０
〜ＦＺ７で、次の乗算結果z （z ０〜z ７）の出力まで
保持されている。

【００１３】前記Ｄ型フリップフロップＦＸ０〜ＦＸ３
は、クロックＣＫのポジティブエッジ（Ｌ状態からＨ状
態への立上り）で、それぞれ乗数Ｘ０〜Ｘ３を保持し、
それぞれ乗数x ０〜x ３を前記ＣＭＯＳ型乗算器２０へ
出力する。

【００１４】前記Ｄ型フリップフロップＦＹ０〜ＦＹ３
は、クロックＣＫのポジティブエッジで、それぞれ被乗
数Ｙ０〜Ｙ３を保持し、それぞれ被乗数y ０〜y ３を前
記ＣＭＯＳ型乗算器２０へ出力する。

【００１５】前記Ｄ型フリップフロップＦＺ０〜ＦＺ７
は、クロックＣＫのポジティブエッジでそれぞれ前記Ｃ
ＭＯＳ型乗算器から出力される乗算結果z ０〜z ７を保
持し、最終的な演算結果として、それぞれ乗算結果Ｚ０
〜Ｚ７を出力する。

【００１６】図１２は、従来の前述のデジタル乗算回路
のタイムチャートである。

【００１７】この図１２においては、図１１を用いて前
述した、クロックＣＫと、乗数Ｘ（Ｘ０〜Ｘ３）と、被
乗数Ｙ（Ｙ０〜Ｙ３）と、乗数x （x ０〜x ３）と、被
乗数y （y ０〜y ３）と、乗算結果z （z ０〜z ７）
と、乗算結果Ｚ（Ｚ０〜Ｚ７）と、ＣＭＯＳ型乗算器２
０の消費電流（絶対値）との、相互のタイミング関係が
示されている。

【００１８】この図７において、クロックＣＫの第n −
１番目のパルスのポジティブエッジで、乗数Ｘ０〜Ｘ３
は、それぞれＤ型フリップフロップＦＸ０〜ＦＸ３で保
持される。

【００１９】このとき、被乗数Ｙ０〜Ｙ３も、Ｄ型フリ
ップフロップＦＹ０〜ＦＹ３で保持される。

【００２０】この後、クロックＣＫの第n −１番目のパ
ルスのネガティブエッジ（Ｈ状態からＬ状態への立下
り）までに、Ｄ型フリップフロップＦＸ０〜ＦＸ３の出
力は、それぞれ、第n −１番目の乗数Ｘ０〜Ｘ３に従っ
た、第n −１番目の乗数x ０〜x ３を出力する。

【００２１】又、このとき、Ｄ型フリップフロップＦＹ
０〜ＦＹ３は、それぞそれ前記第n−１番目の被乗数Ｙ
０〜Ｙ３に従って、第n −１番目の被乗数y ０〜y ３を
出力する。

【００２２】保持されたビットデータに従って、Ｄ型フ
リップフロップＦＸ０〜ＦＸ３、ＦＹ０〜ＦＹ３の出力
が変化すると、これに従ってＣＭＯＳ型乗算器２０の出
力は変化する。

【００２３】クロックＣＫの第n 番目のパルスのポジテ
ィブエッジまでに、該ＣＭＯＳ型乗算器２０の第n −１
番目の乗算結果z ０〜z ７の出力が確定する。

【００２４】又、このクロックＣＫの第n 番目のパルス
のポジティブエッジには、Ｄ型フリップフロップＦＺ０
〜ＦＺ７は、それぞれ乗算結果z ０〜z ７を保持し、こ
の後、それぞれ乗算結果Ｚ０〜Ｚ７を出力する。

【００２５】なお、この図１２の最下段に示されるとお
り、ＣＭＯＳ型デジタル乗算器２０の消費電流は、乗算
結果z ０〜z ７が確定しているクロックＣＫのポジティ
ブエッジ近傍ではほぼゼロである。

【００２６】このように、デジタル乗算回路のデジタル
乗算器をＣＭＯＳプロセス技術を用いたＣＭＯＳ型デジ
タル乗算器とすることにより、消費電力量の低減を図る
ことができる。

【００２７】

【発明が達成しようとする課題】しかしながら、前述の
ようにＣＭＯＳプロセス技術を用いてデジタル乗算器を
構成するようにしても、入力された乗数と被乗数とに従
った乗算の演算中の消費電力を大きく削減することはで
きない。

【００２８】例えば、図１２において、最下段に示され
るとおり、ＣＭＯＳ型デジタル乗算器２０の消費電流
は、入力される乗数x ０〜x ３及び被乗数y ０〜y ３に
従った演算が行われているクロックＣＫのネガティブエ
ッジの近傍ではピークとなってしまっている。

【００２９】図２は、ＣＭＯＳ型デジタル乗算器を構成
しているＣＭＯＳ型ゲートの一例、即ちＣＭＯＳ型イン
バータゲートの回路図である。

【００３０】この図２において、ＣＭＯＳ型インバータ
ゲートは、ＰチャネルＭＯＳトランジスタＴＰと、Ｎチ
ャネルＭＯＳトランジスタＴＮとで構成されている。

【００３１】この図２において、入力部分Ａには入力信
号電圧Ｖi が印加されている。又、出力部分Ｂからは出
力信号電圧Ｖo が出力される。

【００３２】入力信号電圧Ｖi がＬ状態、即ち０Ｖとな
ると、ＰチャネルＭＯＳトランジスタＴＰはオン状態と
なり、ＮチャネルＭＯＳトランジスタＴＮはオフ状態と
なる。

【００３３】従って、このときの出力信号電圧Ｖo は、
Ｈ状態、即ち電源電圧ＶＤＤとなり、静電容量Ｃには電
荷が充電される。

【００３４】一方、入力信号電圧Ｖi がＨ状態、即ち電
源電圧ＶＤＤとなると、ＰチャネルＭＯＳトランジスタ
ＴＰはオフ状態となり、ＮチャネルＭＯＳトランジスタ
ＴＮはオン状態となる。

【００３５】従って、このときの出力信号電圧Ｖo は、
ほぼ０Ｖとなり、静電容量Ｃに蓄えられていた電荷が放
電される。

【００３６】なお、符号Ｉ１は電源側トランジスタ、即
ちＰチャネルＭＯＳトランジスタＴＰに流れる電流であ
る。符号Ｉ２は、グランド側トランジスタ、即ちＮチャ
ネルＭＯＳトランジスタＴＮに流れる電流である。符号
Ｉは、出力部分Ｂから静電容量Ｃへ流れる出力電流であ
る。

【００３７】なお、静電容量Ｃは、インバータゲートの
出力部分Ｂの負荷となる、配線容量と次段ゲート入力容
量との和である静電容量である。

【００３８】図３は、図２で前述したＣＭＯＳ型インバ
ータゲートの、経過時間に従った各部の電圧と電流のグ
ラフである。

【００３９】この図３のグラフでは、図２で前述した、
入力信号電圧Ｖi と、出力信号電圧Ｖo と、電源側トラ
ンジスタ電流Ｉ１と、グランド側トランジスタ電流Ｉ２
と、出力電流Ｉの経過時間に従ったグラフが示されてい
る。

【００４０】この図３において、入力信号電圧Ｖi のポ
ジティブエッジの直後には、グランド側トランジスタ電
流Ｉ２には、静電容量ＣからＮチャネルＭＯＳトランジ
スタＴＮに流れ込む放電電流idが発生している。

【００４１】この放電電流idは、出力信号電圧Ｖo が電
源電圧ＶＤＤから０Ｖになるために、静電容量Ｃに蓄え
られていた電荷がＮチャネルＭＯＳトランジスタＴＮに
流れ込むための電流である。

【００４２】又、この入力信号電圧Ｖi のポジティブエ
ッジの直後には、電源側トランジスタ電流Ｉ１として、
貫通電流ikが流れる。

【００４３】この貫通電流ikは、入力信号電圧Ｖi のポ
ジティブエッジの直後の短時間に生じてしまう、Ｐチャ
ネルＭＯＳトランジスタＴＰとＮチャネルＭＯＳトラン
ジスタＴＮとが共にオン状態となってしまうことによる
電流である。

【００４４】一方、入力信号電圧Ｖi のネガティブエッ
ジでは、電源側トランジスタ電流Ｉ１として、充電電流
icが流れる。

【００４５】この充電電流icは、出力信号電圧Ｖo が０
Ｖから電源電圧ＶＤＤに変化するために、ＰチャネルＭ
ＯＳトランジスタＴＰから静電容量Ｃへの充電電流が生
じるための電流である。

【００４６】又、この入力信号電圧Ｖi のネガティブエ
ッジでは、グランド側トランジスタ電流Ｉ２として、貫
通電流ikが流れる。

【００４７】この貫通電流ikは、入力信号電圧Ｖi のネ
ガティブエッジの直後の短時間に、ＰチャネルＭＯＳト
ランジスタＴＰとＮチャネルＭＯＳトランジスタＴＮと
が共にオン状態となってしまうことにより生じる電流で
ある。

【００４８】なお、出力部分Ｂから静電容量Ｃへと流れ
る出力電流Ｉは、前記電源側トランジスタ電流Ｉ１と前
記グランド側トランジスタ電流Ｉ２との和となる。

【００４９】又、この出力電流Ｉは、入力信号電圧Ｖi
のポジティブエッジの直後でマイナスのピークとなり、
入力信号電圧Ｖi のネガティブエッジの直後でプラスの
ピークとなる。

【００５０】以上説明した通り、ＣＭＯＳ型インバータ
ゲート等、ＣＭＯＳ型ゲートは、出力が変化するとき
に、消費電流がピークとなる。

【００５１】従って、このようなＣＭＯＳ型ゲートを用
いたＣＭＯＳ型乗算器は、演算中に消費電流を発生し、
定常状態では消費電流はほぼゼロとなる。

【００５２】本発明は、前記従来の問題点を解決するべ
くなされたもので、２進数の乗数と２進数の被乗数とを
入力し、これら乗数と被乗数との乗算結果を出力するＣ
ＭＯＳ型デジタル乗算器を用いたデジタル乗算回路にお
いて、前記乗数と前記被乗数とに従った乗算の演算中の
ＣＭＯＳ型デジタル乗算器の消費電流の低減を図り、よ
って、当該デジタル演算回路全体での消費電力量を低減
することが可能な、デジタル乗算回路を提供することを
目的とする。

【００５３】

【課題を達成するための手段】本発明は、２進数の乗数
と２進数の被乗数とを入力し、これら乗数と被乗数との
乗算結果を出力するＣＭＯＳ型デジタル乗算器を用いた
デジタル乗算回路において、前記乗数と前記被乗数との
少なくとも一方の値がゼロであることを判別するゼロ判
別手段と、該ゼロ判別手段でゼロであると判別された場
合には、乗算結果を強制的にゼロにする乗算結果ゼロ手
段と、前記ゼロ判別手段でゼロであると判別された場合
には、前記ＣＭＯＳ型デジタル乗算器での演算を停止さ
せるタイミング手段とを備えたことにより、前記課題を
達成したものである。

【００５４】

【作用】本発明は、図２及び図３を用いて前述した、Ｃ
ＭＯＳ型デジタル乗算器を構成するＣＭＯＳ型ゲートの
消費電流に関する特性に着目してなされたものである。

【００５５】又、発明は、乗算という演算の性質を分析
してなされたものである。

【００５６】即ち、乗数と被乗数との乗算においては、
乗数あるいは被乗数の少なくとも一方の値がゼロである
場合には、演算をするまでもなく、乗算結果がゼロとな
ることを見出してなされたものである。

【００５７】図１は、本発明の要旨を示すブロック図で
ある。

【００５８】この図１において、ＣＭＯＳ型デジタル演
算器２０は、乗数Ｘと被乗数Ｙとの乗算の演算を行っ
て、乗算結果Ｚを出力するものである。

【００５９】ゼロ判別手段１０は、乗数Ｘと被乗数Ｙと
の少なくとも一方の値がゼロであることを判別する。

【００６０】タイミング手段１２は、前記ゼロ判別手段
でゼロであると判別された場合には、前記ＣＭＯＳ型デ
ジタル乗算器での演算を停止させる。

【００６１】乗算結果ゼロ手段１４は、前記ゼロ判別手
段でゼロであると判別された場合には、乗算結果Ｚを強
制的にゼロにする。

【００６２】これは、乗数Ｘ又は被乗数Ｙの少なくとも
一方の値がゼロである場合には、ＣＭＯＳ型デジタル乗
算器２０で演算を行うまでもなく、乗算結果Ｚの値
“０”を得ることができるからである。

【００６３】本発明においては、新たに、前記ゼロ判別
手段１０と、タイミング手段１２と、乗算結果ゼロ手段
１４とを備えなければならない。

【００６４】しかしながら、これら新たに備えなければ
ならない構成に用いられるゲート数は、ＣＭＯＳ型デジ
タル乗算器２０に用いられるゲート数に比べ、はるかに
少ない。

【００６５】従って、本発明でこのような新しい構成を
備えたとしても、これによる消費電流の増加や、集積度
の低下等の問題は極めて小さい。

【００６６】一方、本発明によれば、乗数Ｘと被乗数Ｙ
との少なくとも一方の値がゼロである場合には、非常に
多くのＣＭＯＳ型ゲートが用いられているＣＭＯＳ型デ
ジタル乗算器２０の演算が行われないために、消費電流
を削減することができる。

【００６７】特に、乗数と被乗数との少なくとも一方の
値がゼロである場合が比較的頻繁な分野で、本発明を適
用したデジタル乗算回路を多数用いた場合には、該電子
回路全体の消費電力量を効果的に低減することができ
る。

【００６８】なお、本発明のゼロ判別手段は、乗数Ｘの
値がゼロであることのみを判別するものであってもよ
く、あるいは被乗数Ｙの値がゼロであることのみを判別
するものであってもよい。このようなゼロ判別手段を用
いたデジタル乗算回路であっても、デジタル乗算回路の
利用分野によっては、効果的に消費電力量を軽減できる
からである。即ち、乗数Ｘの値のみがゼロとなる頻度の
高い場合や、被乗数Ｙの値のみがゼロとなる頻度が高い
場合等は、このようなゼロ判別手段でも、本発明の作用
及び効果を察知することができる。

【００６９】なお、本発明の乗算結果ゼロ手段１４は、
ゼロ判別手段１０の出力に従って動作するものであって
もよく、あるいは、タイミング手段１２の出力に従っ
て、即ち、間接的にゼロ判別手段１０の出力に従って動
作するものであってもよい。

【００７０】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００７１】図４は、本発明の実施例の論理回路図であ
る。

【００７２】この図４において、符号２０、ＦＸ０〜Ｆ
Ｘ３、ＦＹ０〜ＦＹ３、ＦＺ０〜ＦＺ７、Ｘ０〜Ｘ３、
x ０〜x ３、Ｙ０〜Ｙ３、y ０〜y ３、Ｚ０〜Ｚ７、z
０〜z ７、ＣＫは、前述の図６の同符号のものと同一の
ものである。

【００７３】この図４の本発明の適用されたデジタル乗
算回路では、特に、ゼロ判別手段１０と、タイミング手
段１２と、乗算結果ゼロ手段１４とが備えられている。

【００７４】前記ゼロ判別手段１０は、合計２個の４入
力ＮＯＲゲート１０a、１０b と、１個のＮＯＲゲート
１０c とで構成されている。

【００７５】４入力ＮＯＲゲート１０a は、乗数Ｘ０〜
Ｘ３が全てＬ状態である場合に、出力がＨ状態となる。

【００７６】４入力ＮＯＲゲート１０b は、被乗数Ｙ０
〜Ｙ３が全てＬ状態である場合に、出力がＨ状態とな
る。

【００７７】これら４入力ＮＯＲゲート１０a の出力及
び１０b の出力を入力しているＮＯＲゲート１０c の出
力は、乗数Ｘ又は被乗数Ｙの少なくとも一方の値がゼロ
である場合に、出力がＬ状態となる。

【００７８】前記タイミング手段１２は、合計２個のＤ
型フリップフロップ１２a 、１２bと、ＡＮＤゲート１
２c と、インバータゲート１２d と、遅延素子１２e と
で構成されている。

【００７９】前記インバータゲート１２d と遅延素子１
２e には、クロックＣＫを反転し、且つ遅延した信号a
を出力する。

【００８０】なお、これらインバータゲート１２d と遅
延素子１２e とによる遅延時間の合計は、クロックＣＫ
周期の約１／４の時間である。

【００８１】前記Ｄ型フリップフロップ１２a は、前記
信号a のポジティブエッジで、前記ゼロ判別手段１０の
ＮＯＲゲートの出力を保持し、これを信号c として出力
する。

【００８２】前記ＡＮＤゲート１２c は、前記信号c と
クロックＣＫとの論理積を、信号dとして出力する。

【００８３】前記Ｄ型フリップフロップ１２b は、前記
信号a のポジティブエッジで、前記信号c の状態を保持
し、これを信号e として出力する。

【００８４】従って、このＤ型フリップフロップ１２b
の出力する信号e は、前述のＤ型フリップフロップ１２
a の出力する信号c を、信号a の１サイクル分だけ遅延
させた信号となる。即ち、信号a のポジティブエッジ
で、信号c の状態が信号e へシフトする。

【００８５】このようなタイミング手段１２が出力する
信号d は、Ｄ型フリップフロップＦＸ０〜ＦＸ３及びＦ
Ｙ０〜ＦＹ３に入力される。

【００８６】この信号d は、乗数Ｘの値と被乗数Ｙの値
とが共にゼロでない場合には、クロックＣＫとほぼ同じ
信号となる。従って、この場合には、Ｄ型フリップフロ
ップＦＸ０〜ＦＸ３、ＦＹ０〜ＦＹ３、及びＣＭＯＳ型
乗算器２０は、前述の図１１のデジタル乗算回路とほぼ
同じ動作を行う。

【００８７】一方、乗数Ｘと被乗数Ｙとの少なくとも一
方の値がゼロである場合には、この信号d はＬ状態とな
る。従って、この場合には、Ｄ型フリップフロップＦＸ
０〜ＦＸ３、ＦＹ０〜ＦＹ３の出力は、乗数Ｘ及び被乗
数Ｙの値が変化しても変化せず、ＣＭＯＳ型乗算器２０
の消費電流はほぼゼロとなる。

【００８８】前記タイミング手段１２が出力する前記信
号e は、合計８個のＡＮＤゲートで構成される乗算結果
ゼロ手段１４に入力される。

【００８９】この信号e は、乗数Ｘと被乗数Ｙとの少な
くとも一方の値がゼロとなり、これに従って値がゼロで
ある乗算結果ＺあるいはＺＡを出力するタイミングとな
ったときにＬ状態となる。

【００９０】従って、このとき、この乗算結果ゼロ手段
１４のそれぞれのＡＮＤゲートは、ＣＭＯＳ型乗算器２
０の出力する乗算結果z ０〜z ７のそれぞれの論理状態
に拘らず、それぞれＬ状態の乗算結果ＺＡ０〜ＺＡ７を
出力する。

【００９１】乗算結果ゼロ手段１４から出力される乗算
結果ＺＡ０〜ＺＡ７は、合計８個のＤ型フリップフロッ
プＦＺ０〜ＦＺ７に入力される。

【００９２】図５は、本発明の実施例の各信号のタイム
チャートである。

【００９３】この図５において、前述の図４で示され
た、クロックＣＫ、信号a 〜信号e 、乗数Ｘ（Ｘ０〜Ｘ
３）、被乗数Ｙ（Ｙ０〜Ｙ３）、乗数x ０〜x ３、被乗
数y ０〜y ３、乗算結果z ０〜z ７、乗算結果ＺＡ０〜
ＺＡ７、乗算結果Ｚ（Ｚ０〜Ｚ７、及びＣＭＯＳ型乗算
器２０の消費電流のタイムチャートが示されている。

【００９４】この図５のタイムチャートにおいて、第n
−２番目から第n ＋５番目の乗数Ｘ（Ｘ０〜Ｘ３）及び
第n −２番目から第n ＋５番目の被乗数Ｙ（Ｙ０〜Ｙ
３）のうち、第n 番目の乗数Ｘ（Ｘ０〜Ｘ３）の値のみ
がゼロとなっている。

【００９５】従って、第n 番目の乗算結果ＺＡ０〜ＺＡ
７、及び第n 番目の乗算結果Ｚ０〜Ｚ７の値はゼロとな
る。

【００９６】本実施例のデジタル乗算回路では、乗数Ｘ
と被乗数Ｙとが共にゼロではない場合には、Ｄ型フリッ
プフロップＦＸ０〜ＦＸ３、ＦＹ０〜ＦＹ３のそれぞれ
に入力されている信号d は、クロックＣＫとほぼ同じ信
号となる。

【００９７】又、このように乗数Ｘと被乗数Ｙとが共に
ゼロではない場合には、信号e がＨ状態となり、乗算結
果ゼロ手段１４から出力される乗算結果ＺＡ０〜ＺＡ７
は、それぞれＣＭＯＳ型乗算器２０から出力される乗算
結果z ０〜z ７の論理状態と等しくなる。

【００９８】従って、本実施例のデジタル乗算回路にお
いて、乗数Ｘと被乗数Ｙとが共にゼロではない場合に
は、乗数Ｘ、被乗数Ｙ、乗数x 、被乗数y、乗算結果z
、乗算結果Ｚ（＝乗算結果ＺＡ）のタイミングは、そ
れぞれ前述した図１２の同符号のタイミングとほぼ同じ
である。

【００９９】一方、本実施例のデジタル乗算回路では、
乗数Ｘと被乗数Ｙとの少なくとも一方の値がゼロである
場合、例えばこの図５において値がゼロである第n 番目
の乗数Ｘの場合には、本実施例独特の動作がなされ、Ｃ
ＭＯＳ型乗算器２０の消費電流の低減が図られる。

【０１００】この図５のタイムチャートにおいて、第n
番目の乗数Ｘ（値がゼロである）と、同じく第n 番目の
被乗数Ｙにおいては、ゼロ判別手段１０から出力される
信号b がＬ状態となる。

【０１０１】又、この信号b を入力するＤ型フリップフ
ロップ１２a は、信号a の第n 番目のパルスのポジティ
ブエッジで該信号bのＬ状態を保持し、Ｌ状態の信号c
の出力を行う。

【０１０２】この信号c がＬ状態となると、ＡＮＤゲー
ト１２c の出力である信号d は、クロックＣＫの状態に
拘らず、常にＬ状態となる。

【０１０３】従って、値がゼロである第n 番目の乗数Ｘ
と第n 番目の被乗数Ｙとの乗算の際には、Ｄ型フリップ
フロップＦＸ０〜ＦＸ３は前回の第n −１番目の乗数Ｘ
を保持したままとなり、又、乗数x の値は第n −１番目
の乗数Ｘの値となる。

【０１０４】又、値がゼロである第n 番目の乗数Ｘ及び
第n 番目の被乗数Ｙとの乗算の場合には、Ｄ型フリップ
フロップＦＹ０〜ＦＹ３は前回の第n −１番目の被乗数
Ｙの値を保持したままとなり、被乗数y の値は第n −１
番目の被乗数Ｙの値となる。

【０１０５】従って、値がゼロである第n 番目の乗数Ｘ
と第n 番目の被乗数Ｙとの乗算の際には、ＣＭＯＳ型乗
算器２０への入力は変化せず、該ＣＭＯＳ型乗算器２０
での乗算の演算は行われず、該ＣＭＯＳ型乗算器２０の
消費電流はほぼゼロとなる。

【０１０６】この後、共に値がゼロではない次の第n ＋
１番目の乗数Ｘと第n ＋１番目の被乗数Ｙとの入力に従
って、ゼロ判別手段１０の出力である信号b はＨ状態と
なる。

【０１０７】又、信号a の第n ＋１番目のパルスのポジ
ティブエッジで、この信号b を入力しているＤ型フリッ
プフロップ１２a はＨ状態を保持し、Ｈ状態の信号c の
出力を行う。又、この第n ＋１番目の信号a のポジティ
ブエッジには、Ｄ型フリップフロップ１２b は、この信
号a の第n ＋１番目のポジティブエッジの直前の信号c
のＬ状態を保持し、Ｌ状態の信号e を出力する。

【０１０８】従って、ＣＭＯＳ型乗算器２０で乗算の演
算が行われた場合に該ＣＭＯＳ型乗算器２０から乗算結
果z が出力されるタイミングで、乗算結果ゼロ手段１４
の合計８個のＡＮＤゲートにはＬ状態の信号e が入力さ
れ、該乗算結果ゼロ手段１４から出力される乗算結果Ｚ
Ａ０〜ＺＡ７は、全てゼロとなる。

【０１０９】従って、Ｄ型フリップフロップＦＺ０〜Ｆ
Ｚ７は、第n ＋１番目のクロックＣＫのポジティブエッ
ジで、値がゼロである第n 番目の乗数Ｘと第n 番目の被
乗数Ｙとの、値がゼロである乗算結果Ｚを出力する。

【０１１０】又、この図５のタイムチャートで示されて
いるように、クロックＣＫの第n 番目のパルスのポジテ
ィブエッジの付近から第 n＋１番目のパルスのポジティ
ブエッジ付近までの期間においては、ＣＭＯＳ型乗算器
２０の消費電流はほぼゼロとなっている。

【０１１１】このように、本実施例によれば、乗数Ｘと
被乗数Ｙとの少なくとも一方の値がゼロである場合には
ＣＭＯＳ型デジタル乗算器の消費電流をほぼゼロとする
ことができ、よってデジタル乗算回路全体での消費電力
量の低減を図ることが可能である。

【０１１２】なお、本発明の適用されたデジタル乗算回
路は、用いられるデジタル乗算回路の乗数と被乗数との
少なくとも一方の値がゼロとなる頻度が高い分野で用い
た場合に、消費電力量の低減効果をより発揮することが
できる。

【０１１３】このような効果をより発揮できる応用分野
として、発明者は、テレビ受信信号に原信号と共に重畳
されてしまっているゴースト信号を除去し、ゴースト画
面を改善するというゴーストキャンセラに用いられるデ
ジタルフィルタの応用分野を見出している。

【０１１４】従来から、所定の周波数応答の伝達関数
は、ある種のインパルス応答によって実現することが可
能であることが知られている。又、このような所定の周
波数応答となる伝達関数のインパルス応答を求め、電子
機器等に利用するための様々な理論が知られている。

【０１１５】このような理論に従って、所定の周波数応
答を得るために、複数の遅延素子を用いて、異なる遅延
時間の複数の遅延信号が、それぞれの遅延信号の信号レ
ベルを異ならせて合成された出力信号を得るためのディ
ジタルフィルタとし、これにより対応するインパルス応
答のフィルタを実現したものがある。

【０１１６】このような複数の遅延素子を用いたディジ
タルフィルタには、有限インパルス応答（finite impul
se response 、ＦＩＲ）フィルタ（以降、ＦＩＲフィル
タと呼ぶ）や無限インパルス応答（infinite impulse r
espouse 、ＩＩＲ）フィルタ（以降、ＩＩＲフィルタと
呼ぶ）が知られている。

【０１１７】図６は、ＦＩＲフィルタのブロック図であ
る。

【０１１８】この図６において、合計n 個の遅延素子Ｄ
1 〜Ｄnは直列接続され、各接続部分には様々な遅延時
間の遅延信号を得るための合計 n＋１個のタップを備え
ている。又、入力端子ＩＮから入力されたフィルタ入力
信号は、遅延素子Ｄ1 と係数Ｃ0 を乗算する乗算器Ｍ0
とのそれぞれの入力に入力される。更に、これら n＋１
個のそれぞれ遅延時間の異なる遅延信号の入力に、それ
ぞれの係数Ｃ0 〜Ｃnを乗算して、それぞれ任意の信号
レベルの遅延出力信号を得ることのできる合計n＋１個
の乗算器Ｍ1 〜Ｍn が、前記各タップ毎に配置されてい
る。これら合計n＋１個の乗算器Ｍ0 〜Ｍn からの遅延
出力信号は、加算器ＡＤ1 〜ＡＤn で加算され、フィル
タ出力信号として出力端子ＯＵＴに出力される。

【０１１９】このようなＦＩＲフィルタにおいては、入
力端子ＩＮから所定位置（所定遅延時間）となる遅延素
子の出力側のタップから遅延信号を得、これら所定の遅
延信号を各タップ毎に配置された乗算器により所望の信
号レベルの遅延出力信号とし、これら遅延出力信号全て
を加算器で加算して最終的なフィルタ出力としている。

【０１２０】これにより、このようなＦＩＲフィルタに
おいては、入力端子ＩＮに入力されたフィルタ入力信号
の、所望のインパルス応答のフィルタ出力信号を得るこ
とができるようにしている。

【０１２１】又、従来から、種々のフィルタを利用し
て、テレビの受信信号からゴースト信号を除去し、ゴー
スト画面を改善するという技術が開示されている。

【０１２２】図７は、受信信号に原信号と共に重畳され
てしまっているゴースト信号による、ゴースト画面の説
明図である。

【０１２３】この図７において、画像Ｉ0 は原信号によ
る実像であり、画像Ｉ1 は受信信号中に原信号に重畳さ
れてしまっているゴースト信号によるゴーストである。

【０１２４】図８は、ゴーストの発生過程を説明するた
めの電波伝播図である。

【０１２５】この図８において、放送局１２０から放射
された放送電波の直達波Ｂは、最短距離により受信アン
テナ１２４へ到着する。一方、放送局１２０から放射さ
れた放送電波の一部は、鉄筋コンクリートビルディング
１２２a や１２２b に反射した反射波Ｃ及びＤとして受
信アンテナ１２４へ到着する。これら反射波Ｃ及びＤ
は、直達波Ｂの伝播する距離よりも長い距離を伝播する
ことになるので、前記直達波Ｂに比べ、伝播時間が長く
なってしまう。又、これら鉄筋コンクリートビルディン
グ１２２a や１２２b の放送電波の反射面は、ある程度
の広さを有するものであるので、これら反射波Ｃ及びＤ
のそれぞれの伝播時間は幅のあるもので、それぞれ反射
波Ｃ及びＤは伝播時間の近接した多数の反射波の合成信
号のようになる。

【０１２６】従って、受信アンテナ１２４に発生する受
信信号は、原信号の他に、時間的な遅れのあるゴースト
信号が重畳されてしまっている受信信号となってしま
う。

【０１２７】図９は、原信号と、原信号にゴースト信号
が重畳されてしまっている受信信号との波形図である。

【０１２８】この図９において、原信号Ｓx （t ）は、
高さ１の方形波により表わされている。又、この図９に
おける受信信号Ｓy （t ）には、直達波による高さ１の
方形波g0と、複数の反射波によるゴースト信号の方形波
g1〜g5とが重畳されてしまっている。

【０１２９】又、これら重畳されてしまっている反射波
によるゴースト信号の方形波g1、g2、g3、g4、g5は、直
達波による原信号の方形波g0よりも、それぞれ、遅れ時
間Δt1、Δt2、Δt3、Δt4、Δt5に遅延されてしまって
いる。又、これらゴースト信号の方形波g1、g2、g3、g
4、g5の信号レベルは、それぞれ、a1、−a2、a3、a4、
−a5となっている。

【０１３０】この図９に示される受信信号Ｓy （t ）を
式で表わすと次のようになる。

【０１３１】 Ｓy （t ）＝ x（t ）＋a1 x（ t−Δt1）−a2 x（ t−Δt2） ＋a3 x（ t−Δt3）＋a4 x（ t−Δt4） −a5 x（ t−Δt5） ………（１）

【０１３２】この（１）式を変形して、Ｓx （t ）を求
めると次のようになる。

【０１３３】 Ｓx （t ）＝ y（t ）−a1 x（ t−Δt1）＋a2 x（ t−Δt2） −a3 x（ t−Δt3）−a4 x（ t−Δt4） ＋a5 x（ t−Δt5） ………（２）

【０１３４】即ち、この（２）式の演算により、受信信
号Ｓy （t ）に重畳されてしまっているゴースト信号を
除去することができる。

【０１３５】この（２）式の演算を行い、ゴースト信号
を受信信号から効果的に除去することが、従来から、前
述のＦＩＲフィルタを用いて行われている。

【０１３６】このＦＩＲフィルタはディジタルフィルタ
によって実現することができるが、近年ディジタルフィ
ルタの価格低下に伴い、ディジタルフィルタにより構成
されたＦＩＲフィルタによる種々のゴーストキャンセラ
が開発されている。

【０１３７】図１０は、ＦＩＲフィルタを用いたゴース
トキャンセラを示すブロック図である。

【０１３８】この図１０において、入力端子ＩＮから入
力された入力信号（受信信号）は、６４段の遅延素子に
より構成されるディジタルフィルタのＦＩＲフィルタを
通過し、加算器ＡＤの２つの入力のうちの１つの入力に
入力される。

【０１３９】又、この加算器ＡＤの出力は、遅延素子が
５７６段によって構成されるディジタルフィルタのＦＩ
Ｒフィルタ１１２に入力され、このＦＩＲフィルタ１１
２の出力は、前記加算器ＡＤの２つの入力のうちのもう
１つの入力に入力される。即ち、このＦＩＲフィルタ１
１２と加算器ＡＤとはＩＩＲフィルタを構成しており、
この加算器ＡＤの出力はこのゴーストキャンセラの出力
端子ＯＵＴにも接続されている。

【０１４０】この図１０において、ＦＩＲフィルタ１１
０は、受信アンテナから該ゴーストキャンセラまでの間
の同軸ケーブル等による波形歪みを補正するためのイコ
ライザ部を構成している。

【０１４１】又、加算器ＡＤとＦＩＲフィルタ１１２と
により構成されるＩＩＲフィルタは、前述の（２）式の
演算、即ち、異なる遅延時間の複数の遅延信号をそれぞ
れの遅延信号の信号レベルを異ならせて加算し、ゴース
ト信号を除去するゴースト除去部を構成している。

【０１４２】この図１０のＦＩＲフィルタ１１２は、ク
ロック周波数fck （＝４fsc ＝４×３．５８ＭＨz ）が
１５．３２ＭＨz とされているので、４４μs 程度の範
囲のゴーストを除去するためには、６００タップ程度必
要とされる。

【０１４３】従って、この図１０のＦＩＲフィルタ１１
２は、５７６タップを有している。即ち、この図１０の
ＦＩＲフィルタ１１２は、前述の図６のＦＩＲフィルタ
のnが５７５となったものである。

【０１４４】このような図１０に示されるゴーストキャ
ンセラにおいて、前述の図９に示されるような受信信号
Ｓy （t ）から反射波によるゴースト信号の方形波g1〜
g5を除去するためには、これら方形波g1〜g5に対応する
遅れ時間Δt1〜Δt5に対応したタップ及びゴーストの拡
がりに対応したこれらの遅れ時間近傍に対応したタップ
の乗算器Ｍ0 〜Ｍn の係数をゼロ以外とする。

【０１４５】従って、ゴーストの除去に際しては、５７
６個の乗算器Ｍ0 〜Ｍn （n ＝５７５）のほとんどの乗
算の係数はゼロとなる。

【０１４６】従って、本発明のデジタル乗算回路をこの
ようなデジタルフィルタを用いたゴーストキャンセラに
応用した場合には、ゴーストキャンセラ全体の消費電力
量を非常に削減することができる。

【０１４７】ゴーストキャンセラ等に用いられているデ
ジタルフィルタは、用いられている乗算器１個当たりの
ゲート数は、通常千ゲート以上となる。

【０１４８】従って、ゴーストキャンセラ等に用いられ
るデジタルフィルタは、１チップ化することが困難で、
複数のチップに分割して製作されている。

【０１４９】近年、半導体製造技術の進歩による微細化
により、ＬＳＩ（large scale integrated circuit）の
動作速度も向上されている。このため、例えば乗算器の
クロック周波数を更に４倍にすることにより、１個の乗
算器を４個相当に用い、乗算器の使用数を１／４にする
ことも行われている。

【０１５０】しかしながら、乗算器の消費電力量は、乗
算器の個数ではなく、乗算の演算回数で決まるため、消
費電力量は低減することはできず、高集積化の問題とな
っている。

【０１５１】しかしながら、本発明の適用された乗算器
をデジタルフィルタに用いることにより、デジタルフィ
ルタの消費電力量の低減を図ることができ、より高集積
化を図ることも可能である。

【０１５２】

【発明の効果】以上説明した通り、本発明によれば、２
進数の乗数と２進数の被乗数とを入力し、これら乗数と
被乗数との乗算結果を出力するＣＭＯＳ型デジタル乗算
器を用いたデジタル乗算回路において、前記乗数と前記
被乗数とに従った乗算の演算中の前記ＣＭＯＳ型デジタ
ル乗算器の消費電流の低減を図り、よって当該デジタル
乗算回路全体での消費電力量をも低減することができる
という優れた効果を得ることができる。

【図面の簡単な説明】

【図１】図１は、本発明の要旨を示すブロック図であ
る。

【図２】図２は、ＣＭＯＳ型デジタル乗算器に用いられ
るＣＭＯＳ型ゲートの一例であるＣＭＯＳ型インバータ
ゲートの回路図である。

【図３】図３は、前記ＣＭＯＳ型インバータゲートの、
経過時間に従った各部の電圧及び電流のグラフである。

【図４】図４は、本発明の実施例の論理回路図である。

【図５】図５は、前記実施例の各部の信号のタイムチャ
ートである。

【図６】図６は、前記実施例が応用できるＦＩＲフィル
タのブロック図である。

【図７】図７は、テレビ受信信号に原信号と共に重畳さ
れてしまっているゴースト信号による、ゴースト画面の
説明図である。

【図８】図８は、ゴーストの発生過程を説明するための
電波伝播図である。

【図９】図９は、原信号と、原信号にゴースト信号が重
畳されてしまっている受信信号との波形図である。

【図１０】図１０は、ＦＩＲフィルタを用いたゴースト
キャンセラのブロック図である。

【図１１】図１１は、ＣＭＯＳ型デジタル乗算器を用い
た従来のデジタル乗算回路の論理回路図である。

【図１２】図１２は、前記従来のデジタル乗算回路の各
部の信号のタイムチャートである。

【符号の説明】

１０…ゼロ判別手段、 １０a 、１０b …４入力ＮＯＲゲート、 １０c …ＮＯＲゲート、 １２…タイミング手段、 １２a 、１２b 、ＦＸ０〜ＦＸ３、ＦＹ０〜ＦＹ３、 ＦＺ０〜ＦＺ７…Ｄ型フリップフロップ、 １２c …ＡＮＤゲート、 １２d …インバータゲート、 １２e …遅延素子、 １４…乗算結果ゼロ手段、 ２０…ＣＭＯＳ型乗算器、 ＴＰ…ＰチャネルＭＯＳトランジスタ、 ＴＮ…ＮチャネルＭＯＳトランジスタ、 Ｖi …入力信号電圧、 Ｖo …出力信号電圧、 Ｃ…静電容量、 Ｉ１…電源側トランジスタ電流、 Ｉ２…グランド側トランジスタ電流、 Ｉ…出力電流、 ＶＤＤ…電源電圧、 a 〜e …信号、 ＣＫ…クロック、 Ｘ、Ｘ０〜Ｘ３、x 、x ０〜x ３…乗数、 Ｙ、Ｙ０〜Ｙ３、y 、y ０〜y ３…被乗数、 Ｚ、Ｚ０〜Ｚ７、z 、z ０〜z ７、ＺＡ、ＺＡ０〜ＺＡ
７…乗算結果、 ＡＤ、ＡＤ１〜ＡＤn …加算器、 Ｄ、Ｄ１〜Ｄn …遅延素子、 Ｍ、Ｍ０〜Ｍn …乗算器。

Claims (1)

1. 【特許請求の範囲】 【請求項１】２進数の乗数と２進数の被乗数とを入力
   し、これら乗数と被乗数との乗算結果を出力するＣＭＯ
   Ｓ型デジタル乗算器を用いたデジタル乗算回路におい
   て、前記乗数と前記被乗数との少なくとも一方の値がゼ
   ロであることを判別するゼロ判別手段と、該ゼロ判別手
   段でゼロであると判別された場合には、乗算結果を強制
   的にゼロにする乗算結果ゼロ手段と、前記ゼロ判別手段
   でゼロであると判別された場合には、前記ＣＭＯＳ型デ
   ジタル乗算器での演算を停止させるタイミング手段と、
   を備えたことを特徴とするデジタル乗算回路。