JPH0563012B2 - - Google Patents
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- JPH0563012B2 JPH0563012B2 JP61049637A JP4963786A JPH0563012B2 JP H0563012 B2 JPH0563012 B2 JP H0563012B2 JP 61049637 A JP61049637 A JP 61049637A JP 4963786 A JP4963786 A JP 4963786A JP H0563012 B2 JPH0563012 B2 JP H0563012B2
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Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ヘテロ接合を利用したヘテロバイポ
ーラトランジスタの製造方法に関する。
ーラトランジスタの製造方法に関する。
ヘテロバイポーラトランジスタ（以下HBTと
称する）は、エミツトにベースよりも禁制帯幅の
大きさ半導体を用いることにより、ベース電流を
減らすことができ、したがつて電流利得を大きく
することができるため、超高速動作のトランジス
タとして注目を集めている。
称する）は、エミツトにベースよりも禁制帯幅の
大きさ半導体を用いることにより、ベース電流を
減らすことができ、したがつて電流利得を大きく
することができるため、超高速動作のトランジス
タとして注目を集めている。
エミツタとしてｎ型アルミニウム・ガリウム・
砒素混晶（以下ｎ型AlGaAsと称する）、ベース
としてｐ型ガリウム砒素（以下ｐ型GaAsと称す
る）、コレクタとしてｎ型GaAsを用いた
npnHBTが試作されている。
砒素混晶（以下ｎ型AlGaAsと称する）、ベース
としてｐ型ガリウム砒素（以下ｐ型GaAsと称す
る）、コレクタとしてｎ型GaAsを用いた
npnHBTが試作されている。
〔発明が解決しようとする問題点〕
このようなHBTはシリコンを用いた通常のバ
イホーラトランジスタより高速で動作すると考え
られているが、実際には、そのような超高速動作
は実現していない。
イホーラトランジスタより高速で動作すると考え
られているが、実際には、そのような超高速動作
は実現していない。
この原因の１つに、エミツタ・ベースおよびベ
ース・コレクタの間の寄生容量がシリコンバイポ
ーラトランジスタに較べると大きいという問題点
がある。
ース・コレクタの間の寄生容量がシリコンバイポ
ーラトランジスタに較べると大きいという問題点
がある。
本発明の目的は、エミツタ・ベース間およびベ
ース・コレクタ間の寄生容量の極めて小さいヘテ
ロバイポーラトランジスタの製造方法を提供する
ことにある。
ース・コレクタ間の寄生容量の極めて小さいヘテ
ロバイポーラトランジスタの製造方法を提供する
ことにある。
本発明のヘテロバイポーラトランジスタの製造
方法は、一導電型の低抵抗層と高抵抗層が順次積
層されてなる半導体基板表面に縮少構造形成用の
薄膜およびフオトレジスト膜を順次形成する工
程、フオトレジスト膜をパターニングしてマスク
形成し該マスクを用いて前記薄膜をエツチングし
マスクの寸法より小さな寸法を持つ薄膜を残す工
程、全面に第１の絶縁物を垂直方向より披着し第
１の絶縁膜を形成したのちマスク上の第１の絶縁
膜をマスクとともに除去する工程、全面に第２の
絶縁物を垂直方向により披着し第２の絶縁膜を形
成する工程、残された前記薄膜上の第２の絶縁膜
を薄膜とともに除去し前記半導体基板表面に前記
マスク寸法の凹みをもちマスク寸法より小さな開
口部をもつ第１および第２の絶縁膜からなる絶縁
膜を残す工程、垂直方向より一導電型の不純物を
拡散もしくはイオン注入し露出した開口部の前記
半導体基板の高抵抗層部分を低抵抗化する工程、
開口部の前記半導体基板表面と接して、一導電型
の第１の半導体からなる層と反対導電型の第１の
半導体からなる層と前記半導体基板の禁制帯幅よ
りも大きな禁制帯幅をもつ一導電型の第２の半導
体からなる層を順次形成し、同時に、第１および
第２の絶縁膜上に高抵抗多結晶の第１の半導体か
らなる層および高抵抗多結晶の第２の半導体から
なる層を順次形成する工程、全面に金属薄膜を披
着したのち表面全体が平坦になるように凹部にの
みフオトレジスタ膜を形成する工程、前記フオト
レジスト膜をマスクに露出した前記金属膜および
該金属膜に覆われた高抵抗多結晶の第２、第１の
半導体からなる層を除去する工程、残された高抵
抗多結晶の第１の半導体からなる層のみを選択的
に除去する工程、少なくとも前記反対導電型の第
１の半導体からなる層の側面と接して反対導電型
の第１の半導体からなる層を選択的に成長させる
工程とを含んで構成される。
方法は、一導電型の低抵抗層と高抵抗層が順次積
層されてなる半導体基板表面に縮少構造形成用の
薄膜およびフオトレジスト膜を順次形成する工
程、フオトレジスト膜をパターニングしてマスク
形成し該マスクを用いて前記薄膜をエツチングし
マスクの寸法より小さな寸法を持つ薄膜を残す工
程、全面に第１の絶縁物を垂直方向より披着し第
１の絶縁膜を形成したのちマスク上の第１の絶縁
膜をマスクとともに除去する工程、全面に第２の
絶縁物を垂直方向により披着し第２の絶縁膜を形
成する工程、残された前記薄膜上の第２の絶縁膜
を薄膜とともに除去し前記半導体基板表面に前記
マスク寸法の凹みをもちマスク寸法より小さな開
口部をもつ第１および第２の絶縁膜からなる絶縁
膜を残す工程、垂直方向より一導電型の不純物を
拡散もしくはイオン注入し露出した開口部の前記
半導体基板の高抵抗層部分を低抵抗化する工程、
開口部の前記半導体基板表面と接して、一導電型
の第１の半導体からなる層と反対導電型の第１の
半導体からなる層と前記半導体基板の禁制帯幅よ
りも大きな禁制帯幅をもつ一導電型の第２の半導
体からなる層を順次形成し、同時に、第１および
第２の絶縁膜上に高抵抗多結晶の第１の半導体か
らなる層および高抵抗多結晶の第２の半導体から
なる層を順次形成する工程、全面に金属薄膜を披
着したのち表面全体が平坦になるように凹部にの
みフオトレジスタ膜を形成する工程、前記フオト
レジスト膜をマスクに露出した前記金属膜および
該金属膜に覆われた高抵抗多結晶の第２、第１の
半導体からなる層を除去する工程、残された高抵
抗多結晶の第１の半導体からなる層のみを選択的
に除去する工程、少なくとも前記反対導電型の第
１の半導体からなる層の側面と接して反対導電型
の第１の半導体からなる層を選択的に成長させる
工程とを含んで構成される。
本発明により製造されたHBTは、ベース電極
とりだし用の反対導電型で低抵抗の第１の半導体
からなる層とエミツタ電極およびコレクタ電極の
間にそれぞれ高抵抗で多結晶の第２の半導体から
なる層および絶縁層が介在しているため、エミツ
タ・ベース間およびベース・コレクタ間の寄生容
量はほとんど無視できる程度に低減される。
とりだし用の反対導電型で低抵抗の第１の半導体
からなる層とエミツタ電極およびコレクタ電極の
間にそれぞれ高抵抗で多結晶の第２の半導体から
なる層および絶縁層が介在しているため、エミツ
タ・ベース間およびベース・コレクタ間の寄生容
量はほとんど無視できる程度に低減される。
このため寄生容量による特性劣化がなく、従つ
てSiバイポーラトランジスタよりはるかに優れた
超高速動作特性が得られる。
てSiバイポーラトランジスタよりはるかに優れた
超高速動作特性が得られる。
本発明は特に上述の構造のHBTを製造するに
あたつて、マスク寸法より小さなエミツタ幅を実
現し、かつ自己整合的にエミツタおよびベースを
形成するものである。
あたつて、マスク寸法より小さなエミツタ幅を実
現し、かつ自己整合的にエミツタおよびベースを
形成するものである。
以下、本発明の実施例について図面を参照して
詳細に説明する。
詳細に説明する。
第１図ａ〜ｊは本発明の一実施例を説明する為
の工程順に示した半導体チツプの断面図である。
の工程順に示した半導体チツプの断面図である。
まず第１図ａに示すように、ｎ型砒化ガリウム
（GaAs）層１１と0.3μｍの厚さの高抵抗ｎ型
GaAs層１２からなるGaAs基板上に縮少構造形
成用薄膜として0.5μｍの厚さのアルミニウム膜１
５を披着しその上に幅1μｍのフオトレジスト膜
からなるマスク１４を写真蝕刻法で形成する。
（GaAs）層１１と0.3μｍの厚さの高抵抗ｎ型
GaAs層１２からなるGaAs基板上に縮少構造形
成用薄膜として0.5μｍの厚さのアルミニウム膜１
５を披着しその上に幅1μｍのフオトレジスト膜
からなるマスク１４を写真蝕刻法で形成する。
次に第１図ｂに示すように、マスク１４を用い
て60℃のリン酸溶液でアルミニウム膜１５をエツ
チングして、マスク１４下に幅0.4μｍのアルミニ
ウム膜１５Ａを残す。続いて全面に蒸着法もしく
はスパツタ法で垂直方向から第１の絶縁膜として
酸化硅素を披着し厚さ0.2μｍの酸化砒素膜１７を
形成する。
て60℃のリン酸溶液でアルミニウム膜１５をエツ
チングして、マスク１４下に幅0.4μｍのアルミニ
ウム膜１５Ａを残す。続いて全面に蒸着法もしく
はスパツタ法で垂直方向から第１の絶縁膜として
酸化硅素を披着し厚さ0.2μｍの酸化砒素膜１７を
形成する。
次に第１７図Ｃに示すようにマスク１４上の酸
化硅素膜１７Ａをマスク１４と共に除去する。こ
の結果、高抵抗GaAs層１２表面には幅0.4μｍの
アルミニウム膜１５Ａをはさんで0.3μｍの間隔を
もつて厚さ0.2μｍの酸化珪素膜１７が配置され
る。
化硅素膜１７Ａをマスク１４と共に除去する。こ
の結果、高抵抗GaAs層１２表面には幅0.4μｍの
アルミニウム膜１５Ａをはさんで0.3μｍの間隔を
もつて厚さ0.2μｍの酸化珪素膜１７が配置され
る。
次に第１図ｄに示すように、垂直方向から第２
の絶縁膜として酸化硅素を披着し、厚さ0.2μｍの
酸化硅素膜１８を形成する。第２の絶縁膜材料と
しては酸化硅素の外窒化硅素、酸化アルミニウム
が適当である。
の絶縁膜として酸化硅素を披着し、厚さ0.2μｍの
酸化硅素膜１８を形成する。第２の絶縁膜材料と
しては酸化硅素の外窒化硅素、酸化アルミニウム
が適当である。
次に第１図ｅに示すように、アルミニウム膜１
５Ａ上の酸化硅素膜１８Ａを、60℃のリン酸溶液
でアルミニウム膜１５Ａを除去するとともに除去
する。このようにしてアルミニウム膜１５が形成
されていた高抵抗のｎ型GaAs層１２の表面部分
２２は露出される。続いてシリコンをイオン注入
し、露出した高抵抗GaAs層１２をｎ型の低抵抗
層に変換させる。
５Ａ上の酸化硅素膜１８Ａを、60℃のリン酸溶液
でアルミニウム膜１５Ａを除去するとともに除去
する。このようにしてアルミニウム膜１５が形成
されていた高抵抗のｎ型GaAs層１２の表面部分
２２は露出される。続いてシリコンをイオン注入
し、露出した高抵抗GaAs層１２をｎ型の低抵抗
層に変換させる。
次に第２図ｆに示すように、分子線エピタキシ
ヤル法を用いて、露出されたｎ型GaAs層の表面
２２上にｎ型GaAs層２３を厚さ0.2μｍ、さらに
その上にｐ型GaAs層２４を厚さ0.1μｍ、さらに
その上にｎ型AlGaAs層を厚さ0.5μｍ、順次披着
する。この時同時に、酸化珪素膜１７，１８上に
は高抵抗の多結晶GaAs層２６およびAlGaAs層
２７がそれぞれ0.3μｍ、0.5μｍの厚さで形成され
る。
ヤル法を用いて、露出されたｎ型GaAs層の表面
２２上にｎ型GaAs層２３を厚さ0.2μｍ、さらに
その上にｐ型GaAs層２４を厚さ0.1μｍ、さらに
その上にｎ型AlGaAs層を厚さ0.5μｍ、順次披着
する。この時同時に、酸化珪素膜１７，１８上に
は高抵抗の多結晶GaAs層２６およびAlGaAs層
２７がそれぞれ0.3μｍ、0.5μｍの厚さで形成され
る。
次に第１図ｇに示すように、多結晶AlGaAs層
２７上に金、ゲルマニウム合金を含む金属膜２８
を被着し、さらにフオトレジスト膜２９を表面全
体が平坦になるように凹部にのみ形成する。この
ようなフオトレジスト膜２９の形成はフオトレジ
スト膜の軟化を利用した塗布方法とドライエツチ
ング法とを組みあわせた通常の平坦化技術によつ
て容易に行うことができる。
２７上に金、ゲルマニウム合金を含む金属膜２８
を被着し、さらにフオトレジスト膜２９を表面全
体が平坦になるように凹部にのみ形成する。この
ようなフオトレジスト膜２９の形成はフオトレジ
スト膜の軟化を利用した塗布方法とドライエツチ
ング法とを組みあわせた通常の平坦化技術によつ
て容易に行うことができる。
次に第１図ｈに示すように、フオトレジスト膜
２９をマスクとして露出した金属膜２８とその下
法に位置する高抵抗の多結晶AlGaAs層２７およ
びGaAs層２６をそれぞれ除去する。この除去工
程には通常の化学エツチング法もしくはドライエ
ツチング法を用いることができる。
２９をマスクとして露出した金属膜２８とその下
法に位置する高抵抗の多結晶AlGaAs層２７およ
びGaAs層２６をそれぞれ除去する。この除去工
程には通常の化学エツチング法もしくはドライエ
ツチング法を用いることができる。
次に第１図ｉに示すように、フオトレジスト膜
２９下に残された高抵抗多結晶GaAs層２６のみ
を硫酸・過酸化水素・水の混合液を用いて選択的
に除去し、少なくともｐ型GaAs層２４を側面を
露出させる。
２９下に残された高抵抗多結晶GaAs層２６のみ
を硫酸・過酸化水素・水の混合液を用いて選択的
に除去し、少なくともｐ型GaAs層２４を側面を
露出させる。
次に第１図ｊに示すように、フオトレジスト膜
２９を除いたのち、三塩化砒素を用いた気相成長
法でｐ型GaAsの成長を行うと、ｐ型GaAsは露
出された単結晶のｐ型GaAs層２４の側面から成
長が進向し、いわゆる横方向成長が行われ、少な
くともｐ型GaAs層２４に接してｐ型GaAs層３
０が形成される。続いてこのｐ型GaAs領域３０
表面上に金・亜鉛合金を含む電極３１および基板
であるｎ型GaAs層１７の表面に金・ゲルマニウ
ム合金を含む電極３２を形成することにより
HBTが完成する。
２９を除いたのち、三塩化砒素を用いた気相成長
法でｐ型GaAsの成長を行うと、ｐ型GaAsは露
出された単結晶のｐ型GaAs層２４の側面から成
長が進向し、いわゆる横方向成長が行われ、少な
くともｐ型GaAs層２４に接してｐ型GaAs層３
０が形成される。続いてこのｐ型GaAs領域３０
表面上に金・亜鉛合金を含む電極３１および基板
であるｎ型GaAs層１７の表面に金・ゲルマニウ
ム合金を含む電極３２を形成することにより
HBTが完成する。
第１図ｆにおいて金属層２８および電極３１，
３２はそれぞれエミツタ、ベース、コレクタの各
電極として機能する。
３２はそれぞれエミツタ、ベース、コレクタの各
電極として機能する。
このようにして製造されたHBTにおいては、
ベース電極とりだし用のｐ型GaAs層３０の下部
に接する層が酸化硅素層１７，１８であるため、
ベース・コレクタ間の寄生容量がきわめて小さく
また上部に接する層が高抵抗多結晶AlGaAs層２
７であるためベース・エミツタ間の寄生容量もき
わめて小さくなる。
ベース電極とりだし用のｐ型GaAs層３０の下部
に接する層が酸化硅素層１７，１８であるため、
ベース・コレクタ間の寄生容量がきわめて小さく
また上部に接する層が高抵抗多結晶AlGaAs層２
７であるためベース・エミツタ間の寄生容量もき
わめて小さくなる。
更に本実施例により製造されたHBTはマスク
寸法より小さな幅を持つエミツタが自己整合的に
形成できるため、製造されたnpnHBTは著しい
超高速特性を示す。従来のnpnHBTの遮断周波
数が20ギガヘルツ程度であつたのに対し、本発明
の実施例によつてつくられたnpnHBTのそれは
150ギガヘルツに向上した。
寸法より小さな幅を持つエミツタが自己整合的に
形成できるため、製造されたnpnHBTは著しい
超高速特性を示す。従来のnpnHBTの遮断周波
数が20ギガヘルツ程度であつたのに対し、本発明
の実施例によつてつくられたnpnHBTのそれは
150ギガヘルツに向上した。
上記実施例では、npn型のHBTについて説明
したが、pnp型のHBTも同様な製造方法を用い
て形成可能である。また用いた半導体材料の組み
あわせとしてもGaAs−AlGaAsの他、SiGe−Si、
InGaAs−AlInAs、InAs−AlInAs、InAs−
InGaAs、GaAs−GaInP、InGaAs−InP、GaSb
−AlGaSb、Si−GaP、Ge−GaAs等種々の組み
あわせに対しても有効であることは云うまでもな
い。
したが、pnp型のHBTも同様な製造方法を用い
て形成可能である。また用いた半導体材料の組み
あわせとしてもGaAs−AlGaAsの他、SiGe−Si、
InGaAs−AlInAs、InAs−AlInAs、InAs−
InGaAs、GaAs−GaInP、InGaAs−InP、GaSb
−AlGaSb、Si−GaP、Ge−GaAs等種々の組み
あわせに対しても有効であることは云うまでもな
い。
以上説明したように本発明は、ベース電極とり
出し用の反対導電型で低抵抗の第１の半導体から
なる層とエミツタ電極およびコレクタ電極の間
に、それぞれ高抵抗で多結晶の第２の半導体から
なる層および絶縁層を介在させている為、エミツ
タ・ベース間およびベース・コレクタ間の寄生容
量が極めて小さくなり、超高速動作特性を有する
ヘテロバイポーラトランジスタが得られる。
出し用の反対導電型で低抵抗の第１の半導体から
なる層とエミツタ電極およびコレクタ電極の間
に、それぞれ高抵抗で多結晶の第２の半導体から
なる層および絶縁層を介在させている為、エミツ
タ・ベース間およびベース・コレクタ間の寄生容
量が極めて小さくなり、超高速動作特性を有する
ヘテロバイポーラトランジスタが得られる。
第１図ａ〜ｊは本発明の一実施例を説明する為
の工程順に示した半導体チツプの断面図である。 １１……ｎ型GaAs層、１２……高抵抗ｎ型
GaAs層、１４……マスク、１５，１５Ａ……ア
ルミニウム膜、１７，１７Ａ，１８，１８Ａ……
酸化硅素膜、２２……表面、２３……ｎ型GaAs
層、２４……ｐ型GaAs層、２５……ｎ型
AlGaAs層、２６……多結晶GaAs層、２７……
多結晶AlGaAs層、２８……金属層、２９……フ
オトレジスト膜、３０……ｐ型GaAs層、３１，
３２……電極。
の工程順に示した半導体チツプの断面図である。 １１……ｎ型GaAs層、１２……高抵抗ｎ型
GaAs層、１４……マスク、１５，１５Ａ……ア
ルミニウム膜、１７，１７Ａ，１８，１８Ａ……
酸化硅素膜、２２……表面、２３……ｎ型GaAs
層、２４……ｐ型GaAs層、２５……ｎ型
AlGaAs層、２６……多結晶GaAs層、２７……
多結晶AlGaAs層、２８……金属層、２９……フ
オトレジスト膜、３０……ｐ型GaAs層、３１，
３２……電極。
Claims (1)
- １ 一導電型の低抵抗層と高抵抗層が順次積層さ
れてなる半導体基板表面に縮少構造形成用の薄膜
およびフオトレジスト膜を順次形成する工程、フ
オトレジスト膜をパターニングしマスクを形成し
該マスクを用いて前記薄膜をエツチングしマスク
の寸法より小さな寸法をもつ薄膜を残す工程、全
面に第１の絶縁膜を垂直方向より被着し第１の絶
縁膜を形成したのちマスク上の該第１の絶縁膜を
マスクとともに除去する工程、全面に第２の絶縁
物を垂直方向より被着し第２の絶縁膜を形成する
工程、残された前記薄膜上の第２の絶縁膜を薄膜
とともに除去し前記半導体基板表面に前記マスク
寸法の凹みをもちマスク寸法より小さな開口部を
もつ第１および第２の絶縁膜からなる絶縁膜を残
す工程、垂直方向より一導電型の不純物を拡散も
しくはイオン注入し露出した開口部の前記半導体
基板の高抵抗層部分を低抵抗化する工程、開口部
の前記半導体基板表面と接して一導電型の第１の
半導体からなる層と反対導電型の第１の半導体か
らなる層と前記半導体基板の禁制帯幅よりも大き
な禁制帯幅をもつ一導電型の第２の半導体からな
る層を順次形成し、同時に第１および第２の絶縁
膜上に高抵抗多結晶の第１の半導体からなる層お
よび高抵抗多結晶の第２の半導体からなる層を順
次形成する工程、全面に金属薄膜を被着したのち
表面全体が平坦になるように凹部にのみフオトレ
ジスト膜を形成する工程、前記フオトレジスト膜
をマスクに露出した前記金属膜および該金属膜に
覆われた高抵抗多結晶の第２、第１の半導体から
なる層を除去する工程、残された高抵抗多結晶の
第１の半導体からなる層のみを選択的に除去する
工程、少なくとも前記反対導電型の第１の半導体
からなる層の側面と接して反対導電型の第１の半
導体からなる層を選択的に成長させる工程とを含
むことを特徴とするヘテロバイポーラトランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61049637A JPS62206880A (ja) | 1986-03-07 | 1986-03-07 | ヘテロバイポ−ラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61049637A JPS62206880A (ja) | 1986-03-07 | 1986-03-07 | ヘテロバイポ−ラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62206880A JPS62206880A (ja) | 1987-09-11 |
| JPH0563012B2 true JPH0563012B2 (ja) | 1993-09-09 |
Family
ID=12836727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61049637A Granted JPS62206880A (ja) | 1986-03-07 | 1986-03-07 | ヘテロバイポ−ラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62206880A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0817276A4 (en) * | 1995-03-17 | 1998-08-19 | Hitachi Ltd | SEMICONDUCTOR DEVICE AND PRODUCTION METHOD |
| US6657281B1 (en) * | 2000-08-03 | 2003-12-02 | Agere Systems Inc. | Bipolar transistor with a low K material in emitter base spacer regions |
-
1986
- 1986-03-07 JP JP61049637A patent/JPS62206880A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62206880A (ja) | 1987-09-11 |
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