JPH0563159A - 半導体スタテイツクメモリセル - Google Patents
半導体スタテイツクメモリセルInfo
- Publication number
- JPH0563159A JPH0563159A JP3244403A JP24440391A JPH0563159A JP H0563159 A JPH0563159 A JP H0563159A JP 3244403 A JP3244403 A JP 3244403A JP 24440391 A JP24440391 A JP 24440391A JP H0563159 A JPH0563159 A JP H0563159A
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- JP
- Japan
- Prior art keywords
- transistor
- memory cell
- source
- driving transistor
- static memory
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- Pending
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- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的はメモリセルの占める面積を減
少させることである。 【構成】 メモリセルはフリップフロップを形成する駆
動用トランジスタとフリップフロップをビット線対に接
続する伝達用トランジスタを備えており、駆動用トラン
ジスタのソース・ドレイン領域１−１、１−２、１−３
の不純物濃度は伝達用トランジスタのソース・ドレイン
領域１−４、１−５、１−４Ａ、１−５Ａの不純物濃度
より低くしている。 【効果】 ゲート長を大きくしなくても駆動用トランジ
スタと伝達用トランジスタの電流駆動能力比を一定に保
て、メモリセルの面積が減少する。
少させることである。 【構成】 メモリセルはフリップフロップを形成する駆
動用トランジスタとフリップフロップをビット線対に接
続する伝達用トランジスタを備えており、駆動用トラン
ジスタのソース・ドレイン領域１−１、１−２、１−３
の不純物濃度は伝達用トランジスタのソース・ドレイン
領域１−４、１−５、１−４Ａ、１−５Ａの不純物濃度
より低くしている。 【効果】 ゲート長を大きくしなくても駆動用トランジ
スタと伝達用トランジスタの電流駆動能力比を一定に保
て、メモリセルの面積が減少する。
Description
【０００１】
【産業上の利用分野】本発明は半導体スタティックメモ
リセルに関し、特に、フリップフロップと伝達用トラン
ジスタとを用いた半導体スタティックメモリセルに関す
る。
リセルに関し、特に、フリップフロップと伝達用トラン
ジスタとを用いた半導体スタティックメモリセルに関す
る。
【０００２】
【従来の技術】従来の半導体スタティックメモリセル
は、図３に示されているように、高抵抗素子３−３と駆
動用トランジスタ３−５からなる第１のインバータと、
高抵抗素子３−４と駆動用トランジスタ３−６からなる
第２のインバータの入力端子と出力端子を、各々交差接
続してなるフリップフロップに、伝達用トランジスタ３
−７，３−８を接続して構成されていた。フリップフロ
ップは電源線３−１と接地線３−２との間に接続されて
おり、データビットはビット線３−１０からワード線３
−９で制御される伝達用トランジスタを通り、共通ドレ
イン３０１，３０２に電圧差として保持される。
は、図３に示されているように、高抵抗素子３−３と駆
動用トランジスタ３−５からなる第１のインバータと、
高抵抗素子３−４と駆動用トランジスタ３−６からなる
第２のインバータの入力端子と出力端子を、各々交差接
続してなるフリップフロップに、伝達用トランジスタ３
−７，３−８を接続して構成されていた。フリップフロ
ップは電源線３−１と接地線３−２との間に接続されて
おり、データビットはビット線３−１０からワード線３
−９で制御される伝達用トランジスタを通り、共通ドレ
イン３０１，３０２に電圧差として保持される。
【０００３】上記従来の半導体スタティックメモリセル
は、情報を読み出す際の動作マージンを広くするため
に、伝達用トランジスタ３−７，３−８の電流駆動能力
を駆動用トランジスタ３−５，３−６の電流駆動に比べ
小さくする必要がある。
は、情報を読み出す際の動作マージンを広くするため
に、伝達用トランジスタ３−７，３−８の電流駆動能力
を駆動用トランジスタ３−５，３−６の電流駆動に比べ
小さくする必要がある。
【０００４】このため、従来の半導体スタティックメモ
リセルは図４に示すように伝達用トランジスタのゲート
４−８の幅と等しいソース・ドレイン領域４−４，４−
５，４−４Ａ，４−５Ａの幅を最小寸法にすると共に、
駆動用トランジスタのゲート４−６，４−７に等しい幅
であるソース・ドレイン領域４−１，４−２，４−３の
幅を伝達用トランジスタのゲート４−８の幅より広くす
る。更に駆動用トランジスタのゲート４−６，４−７の
ゲート長を最小寸法にすると共に、伝達用トランジスタ
のゲート４−８のゲート長をそれよりも長くしている。
図４において、４−９，４−１０はコンタクトである。
リセルは図４に示すように伝達用トランジスタのゲート
４−８の幅と等しいソース・ドレイン領域４−４，４−
５，４−４Ａ，４−５Ａの幅を最小寸法にすると共に、
駆動用トランジスタのゲート４−６，４−７に等しい幅
であるソース・ドレイン領域４−１，４−２，４−３の
幅を伝達用トランジスタのゲート４−８の幅より広くす
る。更に駆動用トランジスタのゲート４−６，４−７の
ゲート長を最小寸法にすると共に、伝達用トランジスタ
のゲート４−８のゲート長をそれよりも長くしている。
図４において、４−９，４−１０はコンタクトである。
【０００５】近年、集積度向上のため駆動用トランジス
タ３−５，３−６、伝達用トランジスタ３−７，３−８
とも微細化されており、かかる微細化によってもトラン
ジスタの電流駆動能力を保ちながら、バンチスルーを防
止するために、図５に示すように各トランジスタのソー
ス／ドレイン領域を高濃度領域と低能度領域で構成する
ＬＤＤ構造を採用している。
タ３−５，３−６、伝達用トランジスタ３−７，３−８
とも微細化されており、かかる微細化によってもトラン
ジスタの電流駆動能力を保ちながら、バンチスルーを防
止するために、図５に示すように各トランジスタのソー
ス／ドレイン領域を高濃度領域と低能度領域で構成する
ＬＤＤ構造を採用している。
【０００６】図５において、Ｐ型半導体基板５−Ｃはフ
ィールド酸化膜５−Ｄで活性領域を規定されており、ゲ
ート酸化膜５−Ａ上の伝達用トランジスタのゲート４−
８はサイドウォール５−Ｂを備えている。伝達用トラン
ジスタはこのサイドウォール５−Ｂで自己整合的に形成
されるＮ+ソース／ドレイン領域５−５の他にこれより
もチャンネル内に突出したＮ-ソース／ドレイン領域５
−５Ａ重畳して、ソース／ドレイン領域としている。
ィールド酸化膜５−Ｄで活性領域を規定されており、ゲ
ート酸化膜５−Ａ上の伝達用トランジスタのゲート４−
８はサイドウォール５−Ｂを備えている。伝達用トラン
ジスタはこのサイドウォール５−Ｂで自己整合的に形成
されるＮ+ソース／ドレイン領域５−５の他にこれより
もチャンネル内に突出したＮ-ソース／ドレイン領域５
−５Ａ重畳して、ソース／ドレイン領域としている。
【０００７】
【発明が解決しようとする課題】近年、半導体メモリ装
置はメモリ数を増大させ、ソース寸法の微細化を図って
おり、従来の半導体メモリセルでは、かかる傾向に対処
したうえで電気的安定を図らなければならない。しかし
ながら、駆動用トランジスタの電流駆動能力を伝達用ト
ランジスタのそれより数倍大きくするには、駆動用トラ
ンジスタのゲート幅を大きくするか、伝達用トランジス
タのゲート長を大きくしなければならず、その結果、各
メモリセルの占めるチップ上の面積が大きくなり、半導
体メモリ装置の集積度が十分に増大できないという問題
点があった。
置はメモリ数を増大させ、ソース寸法の微細化を図って
おり、従来の半導体メモリセルでは、かかる傾向に対処
したうえで電気的安定を図らなければならない。しかし
ながら、駆動用トランジスタの電流駆動能力を伝達用ト
ランジスタのそれより数倍大きくするには、駆動用トラ
ンジスタのゲート幅を大きくするか、伝達用トランジス
タのゲート長を大きくしなければならず、その結果、各
メモリセルの占めるチップ上の面積が大きくなり、半導
体メモリ装置の集積度が十分に増大できないという問題
点があった。
【０００８】
【課題を解決するための手段】本発明の要旨は、第１電
源線と第２電源線との間に直列接続された高抵抗素子と
駆動用トランジスタで構成された第１インバータと第１
電源線と第２電源線との間に直列接続された高抵抗素子
と駆動用トランジスタで構成された第２インバータとを
有し、第１，第２インバータの入力端は第２，第１イン
バータの出力端に接続されたフリップフロップと、第
１，第２インバータの出力端と１対のビット線対との間
に接続されワード線でゲート制御された伝達用トランジ
スタとを備えた半導体スタティックメモリセルにおい
て、上記伝達用トランジスタのソース・ドレイン領域の
不純物濃度は上記駆動用トランジスタのソース・ドレイ
ン領域の不純物濃度より低く、伝達用トランジスタの電
流駆動能力が駆動用トランジスタの電流駆動能力より小
さいことである。
源線と第２電源線との間に直列接続された高抵抗素子と
駆動用トランジスタで構成された第１インバータと第１
電源線と第２電源線との間に直列接続された高抵抗素子
と駆動用トランジスタで構成された第２インバータとを
有し、第１，第２インバータの入力端は第２，第１イン
バータの出力端に接続されたフリップフロップと、第
１，第２インバータの出力端と１対のビット線対との間
に接続されワード線でゲート制御された伝達用トランジ
スタとを備えた半導体スタティックメモリセルにおい
て、上記伝達用トランジスタのソース・ドレイン領域の
不純物濃度は上記駆動用トランジスタのソース・ドレイ
ン領域の不純物濃度より低く、伝達用トランジスタの電
流駆動能力が駆動用トランジスタの電流駆動能力より小
さいことである。
【０００９】
【発明の作用】伝達用トランジスタのソース・ドレイン
領域は駆動用トランジスタのソース・ドレイン領域より
低濃度なので、ゲート長を大きくしなくても電流駆動能
力を小さくでき、メモリセルの占有面積を少なくでき
る。
領域は駆動用トランジスタのソース・ドレイン領域より
低濃度なので、ゲート長を大きくしなくても電流駆動能
力を小さくでき、メモリセルの占有面積を少なくでき
る。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の一実施例に係る半導体スタテ
ィックメモリセルを示す平面図であり、図２は図１のＡ
−Ａ’線に沿った断面図である。本実施例の回路構成は
従来例と同様なので説明は省略する。
説明する。図１は本発明の一実施例に係る半導体スタテ
ィックメモリセルを示す平面図であり、図２は図１のＡ
−Ａ’線に沿った断面図である。本実施例の回路構成は
従来例と同様なので説明は省略する。
【００１１】本実施例の半導体スタティックメモリセル
を製造するには、まず、Ｐ型半導体基板２−ＣにＬＯＣ
ＯＳ法でフィールド酸化膜２−Ｄを形成する。これによ
り伝達用トランジスタのソース・ドレイン領域１−４、
１−５、１−４Ａ、１−５Ａと駆動用トランジスタのソ
ース・ドレイン領域１−１、１−２、１−３を形成す
る。
を製造するには、まず、Ｐ型半導体基板２−ＣにＬＯＣ
ＯＳ法でフィールド酸化膜２−Ｄを形成する。これによ
り伝達用トランジスタのソース・ドレイン領域１−４、
１−５、１−４Ａ、１−５Ａと駆動用トランジスタのソ
ース・ドレイン領域１−１、１−２、１−３を形成す
る。
【００１２】次にウェハ全体を熱酸化してゲート酸化膜
２−Ａを成長する。駆動用トランジスタゲート１−６，
１−７と伝達用トランジスタのソース・ドレイン領域１
−４Ａ、１−５Ａとを結ぶコンタクト１−９、１−１
０、２−１０を開孔した後、多結晶シリコン膜を成長さ
せる。
２−Ａを成長する。駆動用トランジスタゲート１−６，
１−７と伝達用トランジスタのソース・ドレイン領域１
−４Ａ、１−５Ａとを結ぶコンタクト１−９、１−１
０、２−１０を開孔した後、多結晶シリコン膜を成長さ
せる。
【００１３】次に、多結晶シリコン膜を所望のゲート形
状にエッチングでパターンしてゲート１−６〜１−８を
形成する。
状にエッチングでパターンしてゲート１−６〜１−８を
形成する。
【００１４】その後、Ｎ型不純物イオンを半導体基板２
−Ｃに自己整合的に注入することでＮ-ソース・ドレイ
ン領域１−１、１−２、１−３、１−４、１−５、１−
４Ａ、１−５Ａを形成する。
−Ｃに自己整合的に注入することでＮ-ソース・ドレイ
ン領域１−１、１−２、１−３、１−４、１−５、１−
４Ａ、１−５Ａを形成する。
【００１５】続いて、サイドウォール２−Ｂを形成後、
伝達用トランジスタのソース・ドレイン領域１−４、１
−４Ａ、１−５、１−５Ａ以外のソース・ドレイン領域
１−１、１−２、１−３にＮ型不純物イオンを自己整合
的に注入し、Ｎ+ソース・ドレイン領域を形成してＬＤ
Ｄ構造とする。
伝達用トランジスタのソース・ドレイン領域１−４、１
−４Ａ、１−５、１−５Ａ以外のソース・ドレイン領域
１−１、１−２、１−３にＮ型不純物イオンを自己整合
的に注入し、Ｎ+ソース・ドレイン領域を形成してＬＤ
Ｄ構造とする。
【００１６】このことにより、伝達用トランジスタのソ
ース・ドレイン領域１−４、１−４Ａ、１−５、１−５
Ａが駆動用トランジスタのソース・ドレイン領域１−
１、１−２、１−３より不純物濃度が低くなり、電流駆
動能力が低下する。
ース・ドレイン領域１−４、１−４Ａ、１−５、１−５
Ａが駆動用トランジスタのソース・ドレイン領域１−
１、１−２、１−３より不純物濃度が低くなり、電流駆
動能力が低下する。
【００１７】
【発明の効果】以上説明したように本発明は、半導体ス
タティックメモリセルを構成しているフリップフロップ
の駆動用トランジスタを形成するソース・ドレイン領域
の不純物濃度より、伝達用トランジスタを形成するソー
ス・ドレイン領域の不純物濃度を低くしたので、駆動用
トランジスタの電流駆動能力が伝達用トランジスタのそ
れより数倍大きくなり、駆動用トランジスタのゲート幅
を大きくしたり、伝達用トランジスタのゲート長を大き
くする必要がなくなり、メモリセルの占める面積を小さ
くできるという効果を有する。
タティックメモリセルを構成しているフリップフロップ
の駆動用トランジスタを形成するソース・ドレイン領域
の不純物濃度より、伝達用トランジスタを形成するソー
ス・ドレイン領域の不純物濃度を低くしたので、駆動用
トランジスタの電流駆動能力が伝達用トランジスタのそ
れより数倍大きくなり、駆動用トランジスタのゲート幅
を大きくしたり、伝達用トランジスタのゲート長を大き
くする必要がなくなり、メモリセルの占める面積を小さ
くできるという効果を有する。
【図１】第１実施例の平面図である。
【図２】図１のＡ−Ａ’線の断面図である。
【図３】スタティック型メモリセルの回路図である。
【図４】従来例の平面図である。
【図５】図４のＡ−Ａ’線断面図である。
１−１，１−２，１−３，１−４，１−４Ａ，１−５，
１−５Ａ，４−１，４−２，４−３，４−４，４−４
Ａ，４−５，４−５Ａ ソース・ドレイン領域 ５−５ Ｎ+ソース・ドレイン領域 ５−５Ａ Ｎ−ソース・ドレイン領域 ３−５，３−６ 駆動用トランジスタ １−６，１−７，４−６，４−７，５−７ 駆動用トラ
ンジスタゲート ３−７，３−８ 伝達用トランジスタ １−８，４−８，５−８ 伝達用トランジスタゲート ３−３，３−４ 高抵抗素子 ３−１ 電源電位 ３−２ 接地電位 １−９，１−１０，４−９，４−１０，５−１０ コン
タクト ２−Ｂ，５−Ｂ サイドウォール ２−Ｄ，５−Ｄ フィールド酸化膜 ２−Ｃ，５−Ｃ 半導体基板 ３−９ ワード線 ３−１０ ビット線
１−５Ａ，４−１，４−２，４−３，４−４，４−４
Ａ，４−５，４−５Ａ ソース・ドレイン領域 ５−５ Ｎ+ソース・ドレイン領域 ５−５Ａ Ｎ−ソース・ドレイン領域 ３−５，３−６ 駆動用トランジスタ １−６，１−７，４−６，４−７，５−７ 駆動用トラ
ンジスタゲート ３−７，３−８ 伝達用トランジスタ １−８，４−８，５−８ 伝達用トランジスタゲート ３−３，３−４ 高抵抗素子 ３−１ 電源電位 ３−２ 接地電位 １−９，１−１０，４−９，４−１０，５−１０ コン
タクト ２−Ｂ，５−Ｂ サイドウォール ２−Ｄ，５−Ｄ フィールド酸化膜 ２−Ｃ，５−Ｃ 半導体基板 ３−９ ワード線 ３−１０ ビット線
Claims (2)
- 【請求項１】 第１電源線と第２電源線との間に直列接
続された高抵抗素子と駆動用トランジスタで構成された
第１インバータと第１電源線と第２電源線との間に直列
接続された高抵抗素子と駆動用トランジスタで構成され
た第２インバータとを有し、第１，第２インバータの入
力端は第２，第１インバータの出力端に接続されたフリ
ップフロップと、第１，第２インバータの出力端と１対
のビット線対との間に接続されワード線でゲート制御さ
れた伝達用トランジスタとを備えた半導体スタティック
メモリセルにおいて、上記伝達用トランジスタのソース
・ドレイン領域の不純物濃度は上記駆動用トランジスタ
のソース・ドレイン領域の不純物濃度より低く、伝達用
トランジスタの電流駆動能力が駆動用トランジスタの電
流駆動能力より小さいことを特徴とする半導体スタティ
ックメモリセル。 - 【請求項２】 上記駆動用トランジスタのソース・ドレ
イン領域はＬＤＤ構造である請求項１記載の半導体スタ
ティックメモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3244403A JPH0563159A (ja) | 1991-08-29 | 1991-08-29 | 半導体スタテイツクメモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3244403A JPH0563159A (ja) | 1991-08-29 | 1991-08-29 | 半導体スタテイツクメモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563159A true JPH0563159A (ja) | 1993-03-12 |
Family
ID=17118154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3244403A Pending JPH0563159A (ja) | 1991-08-29 | 1991-08-29 | 半導体スタテイツクメモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563159A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5570311A (en) * | 1993-04-30 | 1996-10-29 | Fujitsu Limited | SRAM semiconductor device |
-
1991
- 1991-08-29 JP JP3244403A patent/JPH0563159A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5570311A (en) * | 1993-04-30 | 1996-10-29 | Fujitsu Limited | SRAM semiconductor device |
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