JPH0563567A - Ｄ／ａコンバ−タのオフセツト・ドリフト補償回路 - Google Patents
Ｄ／ａコンバ−タのオフセツト・ドリフト補償回路Info
- Publication number
- JPH0563567A JPH0563567A JP22447191A JP22447191A JPH0563567A JP H0563567 A JPH0563567 A JP H0563567A JP 22447191 A JP22447191 A JP 22447191A JP 22447191 A JP22447191 A JP 22447191A JP H0563567 A JPH0563567 A JP H0563567A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- input
- circuit
- buffer amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】Ｄ／Ａコンバ−タにおける変換誤差の原因とな
るオフセットとそのドリフトの自動補償を行い、Ｄ／Ａ
変換特性の改善を図る。 【構成】ディジタルデ−タを受けこれをアナログ信号に
変換するＤ／Ａコンバ−タにおいて、前記デ−タに応じ
たデュ−ティ比のパルス密度又はパルス幅変調信号とそ
の共役信号とをそれぞれ入力とする２組の同一特性のバ
ッファ増幅器と、該両増幅器の出力差演算用差動増幅器
と該増幅器の出力を入力とするロ−パスフィルタとを設
け、該フィルタの出力信号を以て所要のアナログ信号と
なすか、或いは前記コンバ−タのクロック信号を入力と
する２分周回路と、該分周回路の出力と前記デ−タ変調
信号とをそれぞれ入力とするバッファ増幅器とロ−パス
フィルタとから成る２組の同一特性のカスケ−ド回路
と、該両回路の出力差演算用増幅器とを設け、該差動増
幅器の出力信号を以て所要のアナログ信号となすものと
する。
るオフセットとそのドリフトの自動補償を行い、Ｄ／Ａ
変換特性の改善を図る。 【構成】ディジタルデ−タを受けこれをアナログ信号に
変換するＤ／Ａコンバ−タにおいて、前記デ−タに応じ
たデュ−ティ比のパルス密度又はパルス幅変調信号とそ
の共役信号とをそれぞれ入力とする２組の同一特性のバ
ッファ増幅器と、該両増幅器の出力差演算用差動増幅器
と該増幅器の出力を入力とするロ−パスフィルタとを設
け、該フィルタの出力信号を以て所要のアナログ信号と
なすか、或いは前記コンバ−タのクロック信号を入力と
する２分周回路と、該分周回路の出力と前記デ−タ変調
信号とをそれぞれ入力とするバッファ増幅器とロ−パス
フィルタとから成る２組の同一特性のカスケ−ド回路
と、該両回路の出力差演算用増幅器とを設け、該差動増
幅器の出力信号を以て所要のアナログ信号となすものと
する。
Description
【０００１】
【産業上の利用分野】本発明はＤ／Ａコンバ−タのオフ
セット・ドリフト補償回路に関する。
セット・ドリフト補償回路に関する。
【０００２】
【従来の技術】従来のこの種のＤ／Ａコンバ−タとして
は、ディジタルデ−タのパルス密度変調演算を介するも
のを例とすれば、その構成を図５の回路図に示す如きも
のが知られている。図５において、１はディジタルデ−
タＳd （Ｄ入力）を入力とし該デ−タＳd に対応するデ
ュ−ティ比を有する矩形波状のパルス密度変調信号を出
力するパルス密度変調器であり、前記のデ−タＳd をク
ロック信号ＣＬＫに同期化するデ−タラッチＤＬ1 と、
前回の加算デ−タを前記信号ＣＬＫに同期化するデ−タ
ラッチＤＬ2 と、該両デ−タラッチＤＬ1 とＤＬ2 との
出力デ−タを加算する加算器ＡＤＤと、該ＡＤＤの加算
デ−タとキャリ信号とを前記信号ＣＬＫに同期化するデ
−タラッチＤＬ3 と、入力信号反転素子ＮＯＴとから構
成されている。又２は前記パルス密度変調信号を入力信
号とし信号Ｖb を出力する出力段バッファ増幅器、５は
該出力信号Ｖb をアナログ信号に復調するロ−パスフィ
ルタ、４はそのデュ−ティ比５０％時の前記パルス密度
変調信号に対応する前記アナログ信号の値を設定値Ｓas
として前記ロ−パスフィルタの出力より減算し該アナロ
グ信号をその中間値を零となす正負両振れの所要信号Ｓ
a （Ｄ／Ａ出力）として出力するための差動増幅器であ
る。なお前記設定値Ｓasは制御用定電圧Ｖsの抵抗Ｒ1
とＲ2 とによる分圧電圧として与えられる。
は、ディジタルデ−タのパルス密度変調演算を介するも
のを例とすれば、その構成を図５の回路図に示す如きも
のが知られている。図５において、１はディジタルデ−
タＳd （Ｄ入力）を入力とし該デ−タＳd に対応するデ
ュ−ティ比を有する矩形波状のパルス密度変調信号を出
力するパルス密度変調器であり、前記のデ−タＳd をク
ロック信号ＣＬＫに同期化するデ−タラッチＤＬ1 と、
前回の加算デ−タを前記信号ＣＬＫに同期化するデ−タ
ラッチＤＬ2 と、該両デ−タラッチＤＬ1 とＤＬ2 との
出力デ−タを加算する加算器ＡＤＤと、該ＡＤＤの加算
デ−タとキャリ信号とを前記信号ＣＬＫに同期化するデ
−タラッチＤＬ3 と、入力信号反転素子ＮＯＴとから構
成されている。又２は前記パルス密度変調信号を入力信
号とし信号Ｖb を出力する出力段バッファ増幅器、５は
該出力信号Ｖb をアナログ信号に復調するロ−パスフィ
ルタ、４はそのデュ−ティ比５０％時の前記パルス密度
変調信号に対応する前記アナログ信号の値を設定値Ｓas
として前記ロ−パスフィルタの出力より減算し該アナロ
グ信号をその中間値を零となす正負両振れの所要信号Ｓ
a （Ｄ／Ａ出力）として出力するための差動増幅器であ
る。なお前記設定値Ｓasは制御用定電圧Ｖsの抵抗Ｒ1
とＲ2 とによる分圧電圧として与えられる。
【０００３】以下、前記パルス密度変調器１の動作を４
ビットのパルス密度変調器を例に説明する。なお入力デ
−タは００〜０Ｆ(hex) までのものとし、動作クロック
信号ＣＬＫの周期はＴとしている。今、入力デ−タが１
の場合には加算器ＡＤＤにて１ずつ積算されて周期１６
Ｔのパルス出力を得る。また入力デ−タが２の場合には
同様に２ずつ積算されて周期８Ｔのパルス出力を得る。
更にまた例えば入力デ−タが８の場合には同様に８ずつ
積算されて周期２Ｔ、従ってデュ−ティ比５０％のパル
ス出力を得る。以上の如く変調されたパルス密度変調信
号は前記の出力段バッファ増幅器２を介して出力され、
更にロ−パスフィルタ５によりアナログ信号に復調され
る。
ビットのパルス密度変調器を例に説明する。なお入力デ
−タは００〜０Ｆ(hex) までのものとし、動作クロック
信号ＣＬＫの周期はＴとしている。今、入力デ−タが１
の場合には加算器ＡＤＤにて１ずつ積算されて周期１６
Ｔのパルス出力を得る。また入力デ−タが２の場合には
同様に２ずつ積算されて周期８Ｔのパルス出力を得る。
更にまた例えば入力デ−タが８の場合には同様に８ずつ
積算されて周期２Ｔ、従ってデュ−ティ比５０％のパル
ス出力を得る。以上の如く変調されたパルス密度変調信
号は前記の出力段バッファ増幅器２を介して出力され、
更にロ−パスフィルタ５によりアナログ信号に復調され
る。
【０００４】
【発明が解決しようとする課題】図５に例示した回路構
成をなすＤ／Ａコンバ−タにおけるＤ／Ａ変換の直線性
は前記出力段バッファ増幅器２の特性に左右される。図
６は前記出力段バッファ増幅器２における出力信号Ｖb
の動作波形図の例示であり、また図７は該出力信号Ｖb
を入力とするロ−パスフィルタ５により復調されたアナ
ログ出力から前記零点の設定値Ｓasを減算して得た所要
の正負両振れのアナログ信号Ｓa （Ｄ／Ａ出力）の前記
ディジタルデ−タＳd （Ｄ入力）に対する特性図の例示
である。
成をなすＤ／Ａコンバ−タにおけるＤ／Ａ変換の直線性
は前記出力段バッファ増幅器２の特性に左右される。図
６は前記出力段バッファ増幅器２における出力信号Ｖb
の動作波形図の例示であり、また図７は該出力信号Ｖb
を入力とするロ−パスフィルタ５により復調されたアナ
ログ出力から前記零点の設定値Ｓasを減算して得た所要
の正負両振れのアナログ信号Ｓa （Ｄ／Ａ出力）の前記
ディジタルデ−タＳd （Ｄ入力）に対する特性図の例示
である。
【０００５】図６に示す如く、前記バッファ増幅器２に
電圧値ＶH ，時間幅ｔ2 −ｔ1 の矩形波を入力した場合
の出力波形は該矩形波から歪んだものとなり、その電圧
立上がり速度と電圧立下がり速度とが異なって図示斜線
部の如き面積差を生ずる。なお電圧値ＶL は前記バッフ
ァ増幅器２の無入力時のオフセット電圧であり電圧値Ｖ
HOは該両電圧の和ＶH ＋ＶL である。またその面積をＳ
H とＳL とする図示斜線部はそれぞれ前記矩形波の面積
に対する減算成分と加算成分として作用し、入力信号の
積分値をその出力値となす前記ロ−パスフィルタ５に前
記バッファ増幅器２の歪波出力を入力すれば該歪波にお
ける前記の如き両面積の差ＳH −ＳL が前記のディジタ
ルデ−タＳd のアナログ信号Ｓa への変換誤差として出
力されることになる。前記面積差ＳH −ＳL は前記デ−
タＳd に対応する前記パルス密度変調器１の出力変調信
号がそのデュ−ティ比５０％の時に最大となり、この時
の前記アナログ信号Ｓa の出力値を零として該信号Ｓa
を正負両振れの信号となす場合には、前記面積差に対応
してＤ／Ａ変換の誤差をなすオフセットは図７に示す如
く前記零点にて最大値Ｖoff となる。なお図７の零点近
辺における点線部は前記Ｄ／Ａ変換誤差が零の場合の理
想的な直線特性を示すものである。また前記オフセット
は前記の如きその生成原因から前記バッフア増幅器の特
性に大きく依存するが、該増幅器の特性自体が周囲温度
或いは制御電源電圧の変動により変化し、また前記の零
点設定値を与える抵抗分圧回路の特性も制御電源電圧の
変動或いは抵抗体の温度特性により変化するため、前記
の入力デ−タＳd とアナログ信号Ｓa 間のＤ／Ａ変換特
性の直線性とその零点位置とについては前記の制御電源
電圧変動或いは周囲温度変動の影響を受けドリフトが発
生する。
電圧値ＶH ，時間幅ｔ2 −ｔ1 の矩形波を入力した場合
の出力波形は該矩形波から歪んだものとなり、その電圧
立上がり速度と電圧立下がり速度とが異なって図示斜線
部の如き面積差を生ずる。なお電圧値ＶL は前記バッフ
ァ増幅器２の無入力時のオフセット電圧であり電圧値Ｖ
HOは該両電圧の和ＶH ＋ＶL である。またその面積をＳ
H とＳL とする図示斜線部はそれぞれ前記矩形波の面積
に対する減算成分と加算成分として作用し、入力信号の
積分値をその出力値となす前記ロ−パスフィルタ５に前
記バッファ増幅器２の歪波出力を入力すれば該歪波にお
ける前記の如き両面積の差ＳH −ＳL が前記のディジタ
ルデ−タＳd のアナログ信号Ｓa への変換誤差として出
力されることになる。前記面積差ＳH −ＳL は前記デ−
タＳd に対応する前記パルス密度変調器１の出力変調信
号がそのデュ−ティ比５０％の時に最大となり、この時
の前記アナログ信号Ｓa の出力値を零として該信号Ｓa
を正負両振れの信号となす場合には、前記面積差に対応
してＤ／Ａ変換の誤差をなすオフセットは図７に示す如
く前記零点にて最大値Ｖoff となる。なお図７の零点近
辺における点線部は前記Ｄ／Ａ変換誤差が零の場合の理
想的な直線特性を示すものである。また前記オフセット
は前記の如きその生成原因から前記バッフア増幅器の特
性に大きく依存するが、該増幅器の特性自体が周囲温度
或いは制御電源電圧の変動により変化し、また前記の零
点設定値を与える抵抗分圧回路の特性も制御電源電圧の
変動或いは抵抗体の温度特性により変化するため、前記
の入力デ−タＳd とアナログ信号Ｓa 間のＤ／Ａ変換特
性の直線性とその零点位置とについては前記の制御電源
電圧変動或いは周囲温度変動の影響を受けドリフトが発
生する。
【０００６】上記の如きオフセットとそのドリフト等に
よるＤ／Ａ変換誤差に対する補償は図５に例示する如き
従来のＤ／Ａコンバ−タにおいてはなされていなかっ
た。上記に鑑み本発明は、前記のアナログ信号Ｓa のデ
ィジタルデ−タＳd に対するＤ／Ａ変換特性の直線性と
その零点位置の保持とに関する改善を簡易な回路構成に
て行い得るＤ／Ａコンバ−タのオフセット・ドリフト補
償回路の提供を目的とするものである。
よるＤ／Ａ変換誤差に対する補償は図５に例示する如き
従来のＤ／Ａコンバ−タにおいてはなされていなかっ
た。上記に鑑み本発明は、前記のアナログ信号Ｓa のデ
ィジタルデ−タＳd に対するＤ／Ａ変換特性の直線性と
その零点位置の保持とに関する改善を簡易な回路構成に
て行い得るＤ／Ａコンバ−タのオフセット・ドリフト補
償回路の提供を目的とするものである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＤ／Ａコンバ−タのオフセット・ドリフト
補償回路は、ディジタルデ−タを入力信号とし該入力信
号に対応したパルス密度変調信号を出力するパルス密度
変調回路または該入力信号に対応したパルス幅変調信号
を出力するパルス幅変調回路と、前記のパルス密度変調
信号またはパルス幅変調信号を入力となす第１の出力段
バッファ増幅器と、該バッファ増幅器の出力信号を入力
としてこれをアナログ信号に復調するロ−パスフィルタ
とから成るＤ／Ａコンバ−タにおいて、前記のパルス密
度変調信号又はパルス幅変調信号の共役信号演算回路
と、前記第１の出力段バッファ増幅器と同一特性を有し
且つ前記共役信号演算回路の出力信号を入力となす第２
の出力段バッファ増幅器と、該第２の出力段バッファ増
幅器の出力を前記第１の出力段バッファ増幅器の出力か
ら減算する差動増幅器又は差動フィルタ回路とを設け、
該差動増幅器の出力信号を入力とする前記ロ−パスフィ
ルタの出力信号或いは前記差動フィルタ回路の出力信号
を以て所要のアナログ信号となすものとし、或いは、前
記Ｄ／Ａコンバ−タにおいて、前記変調回路のクロック
信号を入力とし前記アナログ信号を正負両振れの信号と
なした場合の零点相当の前記ディジタルデ−タに対応す
るデュ−ティ比の変調信号を出力する分周回路と、該分
周回路の出力信号を入力とし且つ前記第１の出力段バッ
ファ増幅器と同一特性を有する第２の出力段バッファ増
幅器と、前記ロ−パスフィルタをその第１のものとなし
た場合に、前記第２の出力段バッファ増幅器の出力信号
を入力とし且つ前記第１のロ−パスフィルタと同一特性
を有しその入力信号をアナログ信号に復調する第２のロ
−パスフィルタと、該第２のロ−パスフィルタの出力を
前記第１のロ−パスフィルタの出力から減算する差動増
幅器または前記第１と第２の両出力段バッファ増幅器そ
れぞれの出力信号を入力とする差動フィルタ回路とを設
け、該差動増幅器または差動フィルタ回路の出力信号を
以て所要のアナログ信号となすものとする。
に、本発明のＤ／Ａコンバ−タのオフセット・ドリフト
補償回路は、ディジタルデ−タを入力信号とし該入力信
号に対応したパルス密度変調信号を出力するパルス密度
変調回路または該入力信号に対応したパルス幅変調信号
を出力するパルス幅変調回路と、前記のパルス密度変調
信号またはパルス幅変調信号を入力となす第１の出力段
バッファ増幅器と、該バッファ増幅器の出力信号を入力
としてこれをアナログ信号に復調するロ−パスフィルタ
とから成るＤ／Ａコンバ−タにおいて、前記のパルス密
度変調信号又はパルス幅変調信号の共役信号演算回路
と、前記第１の出力段バッファ増幅器と同一特性を有し
且つ前記共役信号演算回路の出力信号を入力となす第２
の出力段バッファ増幅器と、該第２の出力段バッファ増
幅器の出力を前記第１の出力段バッファ増幅器の出力か
ら減算する差動増幅器又は差動フィルタ回路とを設け、
該差動増幅器の出力信号を入力とする前記ロ−パスフィ
ルタの出力信号或いは前記差動フィルタ回路の出力信号
を以て所要のアナログ信号となすものとし、或いは、前
記Ｄ／Ａコンバ−タにおいて、前記変調回路のクロック
信号を入力とし前記アナログ信号を正負両振れの信号と
なした場合の零点相当の前記ディジタルデ−タに対応す
るデュ−ティ比の変調信号を出力する分周回路と、該分
周回路の出力信号を入力とし且つ前記第１の出力段バッ
ファ増幅器と同一特性を有する第２の出力段バッファ増
幅器と、前記ロ−パスフィルタをその第１のものとなし
た場合に、前記第２の出力段バッファ増幅器の出力信号
を入力とし且つ前記第１のロ−パスフィルタと同一特性
を有しその入力信号をアナログ信号に復調する第２のロ
−パスフィルタと、該第２のロ−パスフィルタの出力を
前記第１のロ−パスフィルタの出力から減算する差動増
幅器または前記第１と第２の両出力段バッファ増幅器そ
れぞれの出力信号を入力とする差動フィルタ回路とを設
け、該差動増幅器または差動フィルタ回路の出力信号を
以て所要のアナログ信号となすものとする。
【０００８】
【作用】今、前記の如きバッファ増幅器を２組設けその
第１のものに対しｔ1 ＜ｔ2 ＜ｔ3 なる時刻ｔ1 にて電
圧値ＶH ，時間幅ΔＴ（ΔＴ＝ｔ2 −ｔ1 ）の矩形波パ
ルス信号を印加すれば、前記第１のバッファ増幅器にお
ける出力信号Ｖb1の過渡応答は時刻ｔ1 においては立上
がり応答であり時刻ｔ2 においては立下がり応答とな
り、例えば図６に示す動作波形図の如くなる。なお前記
立下がり応答は次の矩形波パルス信号が印加される時刻
ｔ3 までには終了しているものとする。また前記バッフ
ァ増幅器の第２のものに対し時刻ｔ1 にて前記矩形波パ
ルス信号の共役信号を印加すれば該バッファ増幅器２に
おける出力信号Ｖb2の過渡応答は時刻ｔ1 においては立
下がり応答であり時刻ｔ2 においては立上がり応答とな
る。
第１のものに対しｔ1 ＜ｔ2 ＜ｔ3 なる時刻ｔ1 にて電
圧値ＶH ，時間幅ΔＴ（ΔＴ＝ｔ2 −ｔ1 ）の矩形波パ
ルス信号を印加すれば、前記第１のバッファ増幅器にお
ける出力信号Ｖb1の過渡応答は時刻ｔ1 においては立上
がり応答であり時刻ｔ2 においては立下がり応答とな
り、例えば図６に示す動作波形図の如くなる。なお前記
立下がり応答は次の矩形波パルス信号が印加される時刻
ｔ3 までには終了しているものとする。また前記バッフ
ァ増幅器の第２のものに対し時刻ｔ1 にて前記矩形波パ
ルス信号の共役信号を印加すれば該バッファ増幅器２に
おける出力信号Ｖb2の過渡応答は時刻ｔ1 においては立
下がり応答であり時刻ｔ2 においては立上がり応答とな
る。
【０００９】なお本明細書においては、前記の如き共役
状態にある２組の信号とは、共に同極性状態にあり且つ
その電圧変動域が同一であり、例えば電圧ＶH をレベル
Ｈ，電圧ＶL をレベルＬとすればともに該レベルＨとＬ
との何れかをとるものとし、一方の信号がレベルＨであ
れば他方はレベルＬとなる如く，該レベルＨとＬとに関
し互いに逆の状態をとる２組の信号を意味する。
状態にある２組の信号とは、共に同極性状態にあり且つ
その電圧変動域が同一であり、例えば電圧ＶH をレベル
Ｈ，電圧ＶL をレベルＬとすればともに該レベルＨとＬ
との何れかをとるものとし、一方の信号がレベルＨであ
れば他方はレベルＬとなる如く，該レベルＨとＬとに関
し互いに逆の状態をとる２組の信号を意味する。
【００１０】ここで前記両バッファ増幅器の動作特性を
同一のものとなせば前記過渡応答時の該両バッファ増幅
器における立上がり応答と立下がり応答とはそれぞれ同
一の時間経過をなす。従って前記図６を参照して、前記
信号Ｖb1の立上がり部が時刻ｔ1 を起点の縦軸と囲む面
積と前記信号Ｖb2の立上がり部が時刻ｔ2 を起点の縦軸
と囲む面積とは同一となり、共に図示ＳH となる。同様
にして前記信号Ｖb1の立下がり部が時刻ｔ2 を起点の縦
軸と囲む面積と前記信号Ｖb2の立下がり部が時刻ｔ1 を
起点の縦軸と囲む面積とは同一となり、共に図示ＳL と
なる。従って、前記両信号Ｖb1とＶb2との電圧差信号Ｖ
b （Ｖb ＝Ｖb1−Ｖb2）を演算すれば、該信号Ｖb の立
上がり部が時刻ｔ1を起点の縦軸と囲む面積とその立下
がり部が時刻ｔ2 を起点の縦軸と囲む面積とは同一とな
り、共に前記両面積の和ＳH ＋ＳL となり、前記信号Ｖ
b を入力とするロ−パスフィルタの出力においては、前
記バッファ増幅器における出力波形歪の原因となってい
た前記の両面積ＳH とＳL とは共にその和において相殺
され除去される。本発明の第１のものは、前記バッファ
増幅器の入力信号となる矩形波パルス信号として前記の
パルス密度変調信号又はパルス幅変調信号を用い、前記
の如き回路構成により前記バッファ増幅器の出力波形歪
に起因するＤ／Ａコンバ−タの変換誤差をそのドリフト
も含めて除去させるものである。
同一のものとなせば前記過渡応答時の該両バッファ増幅
器における立上がり応答と立下がり応答とはそれぞれ同
一の時間経過をなす。従って前記図６を参照して、前記
信号Ｖb1の立上がり部が時刻ｔ1 を起点の縦軸と囲む面
積と前記信号Ｖb2の立上がり部が時刻ｔ2 を起点の縦軸
と囲む面積とは同一となり、共に図示ＳH となる。同様
にして前記信号Ｖb1の立下がり部が時刻ｔ2 を起点の縦
軸と囲む面積と前記信号Ｖb2の立下がり部が時刻ｔ1 を
起点の縦軸と囲む面積とは同一となり、共に図示ＳL と
なる。従って、前記両信号Ｖb1とＶb2との電圧差信号Ｖ
b （Ｖb ＝Ｖb1−Ｖb2）を演算すれば、該信号Ｖb の立
上がり部が時刻ｔ1を起点の縦軸と囲む面積とその立下
がり部が時刻ｔ2 を起点の縦軸と囲む面積とは同一とな
り、共に前記両面積の和ＳH ＋ＳL となり、前記信号Ｖ
b を入力とするロ−パスフィルタの出力においては、前
記バッファ増幅器における出力波形歪の原因となってい
た前記の両面積ＳH とＳL とは共にその和において相殺
され除去される。本発明の第１のものは、前記バッファ
増幅器の入力信号となる矩形波パルス信号として前記の
パルス密度変調信号又はパルス幅変調信号を用い、前記
の如き回路構成により前記バッファ増幅器の出力波形歪
に起因するＤ／Ａコンバ−タの変換誤差をそのドリフト
も含めて除去させるものである。
【００１１】前記の如くＤ／Ａコンバ−タの変換誤差
は、それぞれ１組のバッファ増幅器とロ−パスフィルタ
とのカスケ−ド接続をその復調部となす場合には、該復
調部の入力信号となる前記のパルス密度変調信号または
パルス幅変調信号がそのデュ−ティ比５０％の時に最大
となる如く変化し、更に制御電源電圧変動或いは温度変
動の影響を受けてそのドリフトが発生する。本発明の第
２のものは、前記コンバ−タのディジタルデ−タ変調部
クロック信号を２分周回路へ入力してデュ−ティ比５０
％の変調信号を得ると共に該変調信号を、前記復調部を
その第１のものとし該第１の復調部と同一構成，同一特
性の第２の復調部に加え、該第２の復調部の出力を前記
第１の復調部の出力より減じた結果を所要のアナログ出
力信号となすことにより、そのデュ−ティ比５０％の変
調信号に対応するアナログ出力値を零となす正負両振れ
の信号として出力する場合における前記アナログ出力信
号における零点のオフセット補償を自動的に行わせるも
のである。
は、それぞれ１組のバッファ増幅器とロ−パスフィルタ
とのカスケ−ド接続をその復調部となす場合には、該復
調部の入力信号となる前記のパルス密度変調信号または
パルス幅変調信号がそのデュ−ティ比５０％の時に最大
となる如く変化し、更に制御電源電圧変動或いは温度変
動の影響を受けてそのドリフトが発生する。本発明の第
２のものは、前記コンバ−タのディジタルデ−タ変調部
クロック信号を２分周回路へ入力してデュ−ティ比５０
％の変調信号を得ると共に該変調信号を、前記復調部を
その第１のものとし該第１の復調部と同一構成，同一特
性の第２の復調部に加え、該第２の復調部の出力を前記
第１の復調部の出力より減じた結果を所要のアナログ出
力信号となすことにより、そのデュ−ティ比５０％の変
調信号に対応するアナログ出力値を零となす正負両振れ
の信号として出力する場合における前記アナログ出力信
号における零点のオフセット補償を自動的に行わせるも
のである。
【００１２】
【実施例】以下本発明の実施例を図面に従って説明す
る。図１と図２とはそれぞれ本発明の第１の実施例を示
す回路図とその動作波形図であり、図３と図４とはそれ
ぞれ本発明の第２の実施例を示す回路図とそのＤ／Ａ変
換特性図である。なお図１と図３とにおいては図５に示
す従来技術の実施例の場合と同一機能の構成要素に対し
ては同一の表示符号を付している。先ず図１は、図５に
示す回路において、バッファ増幅器２と同一の入力信号
を受け該入力信号の共役信号を演算すると共に該共役信
号に対し前記バッファ増幅器２と同一の特性を有して演
算動作するバッファ増幅器３を設け、該増幅器３の出力
信号Ｖb2を差動増幅器４において前記バッファ増幅器２
の出力信号Ｖb1より減算し、該差動増幅器４の出力信号
Ｖb をロ−パスフィルタ５へ入力し、該フィルタ５の出
力信号Ｓa を以て所要のアナログ信号となしたものであ
り、回路各部の動作結果は図２の各動作波形図に示す如
くなる。
る。図１と図２とはそれぞれ本発明の第１の実施例を示
す回路図とその動作波形図であり、図３と図４とはそれ
ぞれ本発明の第２の実施例を示す回路図とそのＤ／Ａ変
換特性図である。なお図１と図３とにおいては図５に示
す従来技術の実施例の場合と同一機能の構成要素に対し
ては同一の表示符号を付している。先ず図１は、図５に
示す回路において、バッファ増幅器２と同一の入力信号
を受け該入力信号の共役信号を演算すると共に該共役信
号に対し前記バッファ増幅器２と同一の特性を有して演
算動作するバッファ増幅器３を設け、該増幅器３の出力
信号Ｖb2を差動増幅器４において前記バッファ増幅器２
の出力信号Ｖb1より減算し、該差動増幅器４の出力信号
Ｖb をロ−パスフィルタ５へ入力し、該フィルタ５の出
力信号Ｓa を以て所要のアナログ信号となしたものであ
り、回路各部の動作結果は図２の各動作波形図に示す如
くなる。
【００１３】図２（イ）は，前記バッファ増幅器２の入
出力信号波形を示し，時刻ｔ1 にて電圧値ＶH ，時間幅
ΔＴ（ΔＴ＝ｔ2 −ｔ1 ）の矩形波パルス電圧をなすパ
ルス密度変調器１の出力信号を入力とした場合の出力信
号Ｖb1の波形を示すものであり、該信号Ｖb1の立上がり
部が時刻ｔ1 を起点の縦軸と囲む面積をＳH1，その立下
がり部が時刻ｔ2 を起点の縦軸と囲む面積をＳL1，その
オフセット電圧をＶL1，電圧値ＶH1を前記のＶH とＶL1
との和としている。次に図２（ロ）は，前記バッファ増
幅器３の入出力信号波形を示し，前記バッファ増幅器２
の入力矩形波パルス信号の共役信号を入力信号とした場
合の出力信号Ｖb2の波形を示すものであり、該信号Ｖb2
の立下がり部が時刻ｔ1 を起点の縦軸と囲む面積を
ＳL2，その立上がり部が時刻ｔ2 を起点の縦軸と囲む面
積をＳH2，オフセット電圧をＶL2，電圧値ＶH2を前記の
ＶH とＶL2との和としている。ここで前記の如くバッフ
ァ増幅器２と３との入力信号は相互に共役のものとなさ
れ且つ該両バッファ増幅器の特性は同一のものとなされ
ていることから、図示諸量に関しては、ＶL1＝ＶL2，Ｖ
H1＝ＶH2，ＳH1＝ＳH2，ＳL1＝ＳL2の各関係が成り立
つ。なお図２（イ）と図２（ロ）両図において、時刻ｔ
2 からの前記両信号の立下がり及び立上がり状態は時刻
ｔ3 までには終了しているものとする。
出力信号波形を示し，時刻ｔ1 にて電圧値ＶH ，時間幅
ΔＴ（ΔＴ＝ｔ2 −ｔ1 ）の矩形波パルス電圧をなすパ
ルス密度変調器１の出力信号を入力とした場合の出力信
号Ｖb1の波形を示すものであり、該信号Ｖb1の立上がり
部が時刻ｔ1 を起点の縦軸と囲む面積をＳH1，その立下
がり部が時刻ｔ2 を起点の縦軸と囲む面積をＳL1，その
オフセット電圧をＶL1，電圧値ＶH1を前記のＶH とＶL1
との和としている。次に図２（ロ）は，前記バッファ増
幅器３の入出力信号波形を示し，前記バッファ増幅器２
の入力矩形波パルス信号の共役信号を入力信号とした場
合の出力信号Ｖb2の波形を示すものであり、該信号Ｖb2
の立下がり部が時刻ｔ1 を起点の縦軸と囲む面積を
ＳL2，その立上がり部が時刻ｔ2 を起点の縦軸と囲む面
積をＳH2，オフセット電圧をＶL2，電圧値ＶH2を前記の
ＶH とＶL2との和としている。ここで前記の如くバッフ
ァ増幅器２と３との入力信号は相互に共役のものとなさ
れ且つ該両バッファ増幅器の特性は同一のものとなされ
ていることから、図示諸量に関しては、ＶL1＝ＶL2，Ｖ
H1＝ＶH2，ＳH1＝ＳH2，ＳL1＝ＳL2の各関係が成り立
つ。なお図２（イ）と図２（ロ）両図において、時刻ｔ
2 からの前記両信号の立下がり及び立上がり状態は時刻
ｔ3 までには終了しているものとする。
【００１４】今、前記両信号Ｖb1とＶb2との電圧差信号
Ｖb （Ｖb ＝Ｖb1−Ｖb2）を前記差動増幅器４において
演算すれば該信号Ｖb の波形は図２（ハ）の如くなり、
その立上がり部が時刻ｔ1 を起点の縦軸と囲む面積ＳH
（ＳH ＝ＳH1＋ＳL2）とその立下がり部が時刻ｔ2 を起
点の縦軸と囲む面積ＳL （ＳL ＝ＳH2＋ＳL1）とは前記
諸関係に従って等しくなる。従ってその入力信号の時間
積分値を出力値となす前記ロ−パスフィルタ５に前記信
号Ｖb を入力すれば該フィルタの出力においては互いに
符号極性の異なる前記両面積ＳH とＳL とは相殺除去さ
れ、その振幅をＶH ，時間幅をΔＴ（ΔＴ＝ｔ2 −
ｔ1 ）となす交番矩形波パルス信号が出力されることに
なり、前記パルス密度変調器１の出力信号を正確に再現
させることができる。
Ｖb （Ｖb ＝Ｖb1−Ｖb2）を前記差動増幅器４において
演算すれば該信号Ｖb の波形は図２（ハ）の如くなり、
その立上がり部が時刻ｔ1 を起点の縦軸と囲む面積ＳH
（ＳH ＝ＳH1＋ＳL2）とその立下がり部が時刻ｔ2 を起
点の縦軸と囲む面積ＳL （ＳL ＝ＳH2＋ＳL1）とは前記
諸関係に従って等しくなる。従ってその入力信号の時間
積分値を出力値となす前記ロ−パスフィルタ５に前記信
号Ｖb を入力すれば該フィルタの出力においては互いに
符号極性の異なる前記両面積ＳH とＳL とは相殺除去さ
れ、その振幅をＶH ，時間幅をΔＴ（ΔＴ＝ｔ2 −
ｔ1 ）となす交番矩形波パルス信号が出力されることに
なり、前記パルス密度変調器１の出力信号を正確に再現
させることができる。
【００１５】従って前記のバッファ増幅器２と３とを同
一特性のものとなす如く選択し且つ同一パッケ−ジに収
納構成することにより、周囲温度と制御電源電圧とに対
する影響を同一となすことができ、前記入力デ−タＳd
に対応したデュ−ティ比の変調パルス列を共通入力とな
す前記両バッファ増幅器の出力差から前記ロ−パスフィ
ルタ５を介して前記のオフセットとそのドリフトとの影
響を完全に除いた所要のアナログ信号Ｓa を得ることが
できる。
一特性のものとなす如く選択し且つ同一パッケ−ジに収
納構成することにより、周囲温度と制御電源電圧とに対
する影響を同一となすことができ、前記入力デ−タＳd
に対応したデュ−ティ比の変調パルス列を共通入力とな
す前記両バッファ増幅器の出力差から前記ロ−パスフィ
ルタ５を介して前記のオフセットとそのドリフトとの影
響を完全に除いた所要のアナログ信号Ｓa を得ることが
できる。
【００１６】次に図３は、図５に示す回路において、抵
抗Ｒ1 とＲ2 とから成り定電圧Ｖs を分圧して前記のア
ナログ出力信号Ｓa をその中間値を零とする正負両振れ
の信号となすための設定値Ｓasを与える抵抗分圧回路に
代え、前記Ｄ／Ａコンバ−タのクロック信号を入力とし
デュ−ティ比５０％の変調信号を出力する２分周回路７
１と該分周回路の出力を入力とし且つバッファ増幅器２
と同一特性を有するバッファ増幅器７２とから成る零点
補償回路７と、該補償回路の出力を入力とし且つロ−パ
スフィルタ５と同一特性を有するロ−パスフィルタ６と
を設け、該フィルタ６の出力を差動増幅器４を介し前記
フィルタ５の出力より減算した結果のアナログ信号Ｓa
を以て所要のアナログ信号となしたものであり、そのデ
ュ−ティ比５０％の変調信号に対応するアナログ出力値
を常に零となすものである。
抗Ｒ1 とＲ2 とから成り定電圧Ｖs を分圧して前記のア
ナログ出力信号Ｓa をその中間値を零とする正負両振れ
の信号となすための設定値Ｓasを与える抵抗分圧回路に
代え、前記Ｄ／Ａコンバ−タのクロック信号を入力とし
デュ−ティ比５０％の変調信号を出力する２分周回路７
１と該分周回路の出力を入力とし且つバッファ増幅器２
と同一特性を有するバッファ増幅器７２とから成る零点
補償回路７と、該補償回路の出力を入力とし且つロ−パ
スフィルタ５と同一特性を有するロ−パスフィルタ６と
を設け、該フィルタ６の出力を差動増幅器４を介し前記
フィルタ５の出力より減算した結果のアナログ信号Ｓa
を以て所要のアナログ信号となしたものであり、そのデ
ュ−ティ比５０％の変調信号に対応するアナログ出力値
を常に零となすものである。
【００１７】また図４は図３の回路におけるＤ／Ａ変換
特性図であり、デュ−ティ比５０％のディジタルデ−タ
Ｓd に対応するアナログ信号Ｓaの値を零となす場合に
おいて、該アナログ信号Ｓa の零点におけるオフセット
Ｖoff をそのドリフトをも含め自動的に補償し、前記零
点の位置確保を図るものである。
特性図であり、デュ−ティ比５０％のディジタルデ−タ
Ｓd に対応するアナログ信号Ｓaの値を零となす場合に
おいて、該アナログ信号Ｓa の零点におけるオフセット
Ｖoff をそのドリフトをも含め自動的に補償し、前記零
点の位置確保を図るものである。
【００１８】
【発明の効果】本発明によれば、ディジタルデ−タを入
力信号としこれをパルス密度変調信号またはパルス幅変
調信号に変換のうえバッファ増幅器とロ−パスフィルタ
とを介してアナログ信号に復調するＤ／Ａコンバ−タに
おいて、前記バッファ増幅器を第１のものとし該第１の
増幅器と同一の特性を有し且つ該第１の増幅器の入力信
号と共役の信号をその入力信号となす第２のバッファ増
幅器を設け、該第２の増幅器の出力を差動増幅器等を介
して前記第１の増幅器の出力より減じたものを前記ロ−
パスフィルタに加え、該フィルタの出力信号を以て所要
のアナログ信号となすことにより、前記ディジタルデ−
タの全入力域において、前記バッファ増幅器の出力電圧
における立上がり及び立下がり変化の速度差によるオフ
セットと周囲温度または電源電圧の変動等によるそのド
リフトとを原因とするＤ／Ａ変換誤差を自動的に除去し
該ディジタルデ−タに対するＤ／Ａ変換の直線性の改善
されたアナログ信号を得ることができる。
力信号としこれをパルス密度変調信号またはパルス幅変
調信号に変換のうえバッファ増幅器とロ−パスフィルタ
とを介してアナログ信号に復調するＤ／Ａコンバ−タに
おいて、前記バッファ増幅器を第１のものとし該第１の
増幅器と同一の特性を有し且つ該第１の増幅器の入力信
号と共役の信号をその入力信号となす第２のバッファ増
幅器を設け、該第２の増幅器の出力を差動増幅器等を介
して前記第１の増幅器の出力より減じたものを前記ロ−
パスフィルタに加え、該フィルタの出力信号を以て所要
のアナログ信号となすことにより、前記ディジタルデ−
タの全入力域において、前記バッファ増幅器の出力電圧
における立上がり及び立下がり変化の速度差によるオフ
セットと周囲温度または電源電圧の変動等によるそのド
リフトとを原因とするＤ／Ａ変換誤差を自動的に除去し
該ディジタルデ−タに対するＤ／Ａ変換の直線性の改善
されたアナログ信号を得ることができる。
【００１９】また前記Ｄ／Ａコンバ−タにおいて、該コ
ンバ−タのクロック信号を入力とし前記アナログ信号を
正負両振れの信号となした場合の零点相当のデ−タに対
応するデュ−テイ比の変調信号を出力する分周回路と、
該分周回路の出力信号を入力とし且つ前記第１のバッフ
ァ増幅器と同一の入出力特性を有する第２のバッファ増
幅器と、前記ロ−パスフィルタをその第１のものとし該
第１のフィルタと同一特性を有しその入力信号をアナロ
グ信号に復調する第２のロ−パスフィルタと、該第２の
フィルタの出力を前記第１のフィルタの出力から減算す
る差動増幅器とを設け、該差動増幅器の出力信号を以て
所要のアナログ信号となすことにより、該アナログ信号
の零点におけるオフセットとそのドリフトとの自動的な
補償が可能となる。
ンバ−タのクロック信号を入力とし前記アナログ信号を
正負両振れの信号となした場合の零点相当のデ−タに対
応するデュ−テイ比の変調信号を出力する分周回路と、
該分周回路の出力信号を入力とし且つ前記第１のバッフ
ァ増幅器と同一の入出力特性を有する第２のバッファ増
幅器と、前記ロ−パスフィルタをその第１のものとし該
第１のフィルタと同一特性を有しその入力信号をアナロ
グ信号に復調する第２のロ−パスフィルタと、該第２の
フィルタの出力を前記第１のフィルタの出力から減算す
る差動増幅器とを設け、該差動増幅器の出力信号を以て
所要のアナログ信号となすことにより、該アナログ信号
の零点におけるオフセットとそのドリフトとの自動的な
補償が可能となる。
【００２０】更に、前記のパルス密度変調回路或いはパ
ルス幅変調回路をディジタル回路で構成しゲ−トアレイ
中に組み込むことにより、回路構成のコンパクト化と低
廉化とを図ることができる。
ルス幅変調回路をディジタル回路で構成しゲ−トアレイ
中に組み込むことにより、回路構成のコンパクト化と低
廉化とを図ることができる。
【図１】本発明の第１の実施例を示す回路図
【図２】図１に示す回路の動作波形図
【図３】本発明の第２の実施例を示す回路図
【図４】図３に示す回路におけるＤ／Ａ変換特性図
【図５】従来技術の実施例を示す回路図
【図６】図５に示す回路の動作波形図
【図７】図５に示す回路におけるＤ／Ａ変換特性図
１ パルス密度変調器 ２ バッファ増幅器 ３ バッファ増幅器 ４ 差動増幅器 ５ ロ−パスフィルタ ６ ロ−パスフィルタ ７ 零点補償回路 ７１ ２分周回路 ７２ バッファ増幅器 ＡＤＤ 加算器 ＤＬ1 デ−タラッチ ＤＬ2 デ−タラッチ ＤＬ3 デ−タラッチ ＮＯＴ 入力信号反転素子 Ｒ1 抵抗 Ｒ2 抵抗
Claims (2)
- 【請求項１】ディジタルデ−タを入力信号とし該入力信
号に対応したパルス密度変調信号を出力するパルス密度
変調回路または該入力信号に対応したパルス幅変調信号
を出力するパルス幅変調回路と、前記のパルス密度変調
信号またはパルス幅変調信号を入力となす第１の出力段
バッファ増幅器と、該バッファ増幅器の出力信号を入力
としてこれをアナログ信号に復調するロ−パスフィルタ
とから成るＤ／Ａコンバ−タにおいて、前記のパルス密
度変調信号又はパルス幅変調信号の共役信号演算回路
と、前記第１の出力段バッファ増幅器と同一特性を有し
且つ前記共役信号演算回路の出力信号を入力となす第２
の出力段バッファ増幅器と、該第２の出力段バッファ増
幅器の出力を前記第１の出力段バッファ増幅器の出力か
ら減算する差動増幅器又は差動フィルタ回路とを設け、
該差動増幅器の出力信号を入力とする前記ロ−パスフィ
ルタの出力信号或いは前記差動フィルタ回路の出力信号
を以て所要のアナログ信号となすことを特徴とするＤ／
Ａコンバ−タのオフセット・ドリフト補償回路。 - 【請求項２】ディジタルデ−タを入力信号とし該入力信
号に対応したパルス密度変調信号を出力するパルス密度
変調回路または該入力信号に対応したパルス幅変調信号
を出力するパルス幅変調回路と、前記のパルス密度変調
信号またはパルス幅変調信号を入力となす第１の出力段
バッファ増幅器と、該バッファ増幅器の出力信号を入力
としてこれをアナログ信号に復調する第１のロ−パスフ
ィルタとから成るＤ／Ａコンバ−タにおいて、前記変調
回路のクロック信号を入力とし前記アナログ信号を正負
両振れの信号となした場合の零点相当の前記ディジタル
デ−タに対応するデュ−ティ比の変調信号を出力する分
周回路と、該分周回路の出力信号を入力とし且つ前記第
１の出力段バッファ増幅器と同一特性を有する第２の出
力段バッファ増幅器と、該第２の出力段バッファ増幅器
の出力信号を入力とし且つ前記第１のロ−パスフィルタ
と同一特性を有する第２のロ−パスフィルタと、該第２
のロ−パスフィルタの出力を前記第１のロ−パスフィル
タの出力から減算する差動増幅器または前記第１と第２
の両出力段バッファ増幅器それぞれの出力信号を入力と
する差動フィルタ回路とを設け、該差動増幅器または差
動フィルタ回路の出力信号を以て所要のアナログ信号と
なすことを特徴とするＤ／Ａコンバ−タのオフセット・
ドリフト補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3224471A JP2976610B2 (ja) | 1991-09-05 | 1991-09-05 | Ｄ／ａコンバータのオフセット・ドリフト補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3224471A JP2976610B2 (ja) | 1991-09-05 | 1991-09-05 | Ｄ／ａコンバータのオフセット・ドリフト補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563567A true JPH0563567A (ja) | 1993-03-12 |
| JP2976610B2 JP2976610B2 (ja) | 1999-11-10 |
Family
ID=16814320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3224471A Expired - Fee Related JP2976610B2 (ja) | 1991-09-05 | 1991-09-05 | Ｄ／ａコンバータのオフセット・ドリフト補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2976610B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006019818A (ja) * | 2004-06-30 | 2006-01-19 | Texas Instr Japan Ltd | 過渡応答特性を形成する方法および装置 |
| CN110896305A (zh) * | 2018-09-12 | 2020-03-20 | 半导体元件工业有限责任公司 | 脉冲宽度解调器 |
-
1991
- 1991-09-05 JP JP3224471A patent/JP2976610B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006019818A (ja) * | 2004-06-30 | 2006-01-19 | Texas Instr Japan Ltd | 過渡応答特性を形成する方法および装置 |
| CN110896305A (zh) * | 2018-09-12 | 2020-03-20 | 半导体元件工业有限责任公司 | 脉冲宽度解调器 |
| CN110896305B (zh) * | 2018-09-12 | 2024-05-28 | 半导体元件工业有限责任公司 | 脉冲宽度解调器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2976610B2 (ja) | 1999-11-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5307064A (en) | Digital-to-analog converter capable of reducing load of low-pass filter | |
| WO2002099966A1 (en) | Switching amplifier having digital correction and method therefor | |
| EP0534638B1 (en) | Low jitter clock phase adjust system | |
| JP2918578B2 (ja) | デジタル復調器 | |
| JP2871560B2 (ja) | π／２移相器 | |
| JPH0563567A (ja) | Ｄ／ａコンバ−タのオフセツト・ドリフト補償回路 | |
| JPS62213412A (ja) | 周波数逓倍回路 | |
| US4963872A (en) | Method and arrangement for generating a mean-value-free binary signal | |
| JPH05191238A (ja) | Ｐｗｍ回路 | |
| JPH0723069A (ja) | 直交変調器 | |
| US4609886A (en) | PLL modulation circuit | |
| EP0051362B1 (en) | Electronic gain control circuit | |
| JP4623816B2 (ja) | 二重傾斜位相変調器を有するｒｆ増幅器 | |
| US5146225A (en) | CMOS circuit for averaging digital-to-analog converters | |
| JPH09307414A (ja) | ９０゜移相器 | |
| US5418533A (en) | Method and circuit for conditioning a signal for use in systems having analog-to-digital converter circuits | |
| JPH0981090A (ja) | 液晶駆動回路 | |
| JP3535899B2 (ja) | デューティ補正回路 | |
| JP4256491B2 (ja) | 位相制御ループを具える集積回路 | |
| JP2003318666A (ja) | デジタルオーディオアンプ | |
| JP2001159646A (ja) | ホール素子を用いた電力量計 | |
| JP2754540B2 (ja) | パルスカウント型検波装置 | |
| JP2585734B2 (ja) | 雑音抑圧回路 | |
| JP2003198373A (ja) | Ｐｗｍ変換回路、ｄ／ａ変換器およびｐｗｍ変換方法 | |
| JP3291741B2 (ja) | ゲインコントロール装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070910 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080910 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20080910 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090910 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090910 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100910 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |