JPH0566080B2 - - Google Patents

Description

【発明の詳細な説明】

［技術分野］ 本発明はデジタル・スイツチング回路網に関す
るものであり、更に詳しく閉ループ・リンクを使
用してデータ信号及びデジタル化音声信号のスイ
ツチングをなし得る時分割スイツチング回路網に
関するものである。このスイツチング回路網はコ
ンピユータ制御式構内自動交換機（PABX）用
に敵したものである。 ［背景技術］ 最近における印刷回路技術及び音声信号デジタ
ル化技術の進歩により、これまでは実用に供する
には複雑すぎると考えられていた時間分割スイツ
チング回路網の採用が推進されるに至つた。その
ような回路網の基本的要素は、到来する時間分割
チヤネルの内容がそのチヤネルに割当てられた番
号に相当するアドレスに順次書込まれ且つ出てい
く時間分割チヤネルに割当てられた番号に相当す
るアドレスを順次与えるメモリの制御の下でそこ
から読出される所謂スイツチング・メモリより成
るのが普通である。１つのスイツチング・メモリ
の容量は限られているので、多量のトラフイツク
（通信量）が処理されなければならない場合には
マトリツクス状配列されたそのようなメモリの組
が用いられるのが一般的である。しかしもしもト
ラフイツクの量が15000回線を越えるならば、一
応可能であるとはいつてもその回路網が複雑化す
るためPABXの場合には実際的に利用できなく
なる。 英国特許GBA1363357号明細書は時間分割多重
（マルチプレツクス）モードで動作し制御装置に
よつて閉成される閉ループ・リンクの周辺に構成
された時間分割スイツチング回路網を開示してい
る。制御装置は、ループに直接的に接続された加
入（サブスクライバ）局によつて捕えられる時間
分割コミユニケーシヨン・チヤネル及び時間分割
信号チヤネルを構築する。しかしこの回路網のス
イツチング能力は限られており、しかもこの特定
の用途のために特別に設計されたインテリジエン
ト端末の使用を必要とする。 ［発明の要約］ 本発明の目的は比較的簡単で且つ任意の形式の
加入局又はデータ局を取付けうる時分割スイツチ
ング回路網を設けることにより、従来技術のスイ
ツチング回路網の上述の欠点を回避することであ
る。 一般的にいえば、本発明は入力多重リンクの複
数の入力時間分割チヤネルのうちの少くとも１つ
を出力多重リンクの複数の出力時間分割チヤネル
のうちの少くとも１つへの選択的に結合するため
のスイツチング回路網を提供する。そのスイツチ
ング回路網は、均等な持続時間のくり返しフレ
ームを有する時間分割多重モードで動作し且つ多
重メツセージの連続的循環のために配列されその
持続時間は１つのフレームの持続時間に等しくし
かも時間分割交換チヤネルを含むリングと呼ばれ
る一方向性閉ループと、多重メツセージと同期
化されたフレーム同期信号が循環する閉ループ同
期化リンクと、多重メツセージがリングをまわ
つて移動するのに必要な時間を一定に且つ１つの
フレームの持続時間に等しくするためのリング制
御手段と、複数のスイツチング・モジユールと
を含む。 各スイツチング・モジユールはリングを入力多
重リンク、及び出力多重リンクへ結合する。それ
は、入力多重リンクの入力時間分割チヤネルの
うちの少くとも１つを少くとも１つの時間分割交
換チヤネルへ選択的に結合するための入力時間分
割スイツチと、入力時間分割スイツチをリング
へ選択的に結合するためのリング・ゲート手段
と、少くとも１つの時間分割交換チヤネルを出
力多重リンクの出力時間分割チヤネルのうちの少
くとも１つへ選択的に結合するための出力時間分
割スイツチと、制御器から受取つた制御メツセ
ージに応答して入力及び出力時間分割スイツチと
ゲート手段とを制御するための制御手段と、入
力及び出力時間分割スイツチ、ゲート手段、及び
制御手段の間に同期を与えるためフレーム同期信
号と同期化された時間スロツト計数器とを含む。 本発明の１つの特徴は、各スイツチング・モジ
ユールが更に入力多重リンクの少くとも１つの入
力時間分割チヤネルを出力多重リンクの少くとも
１つの出力時間分割チヤネルへ選択的に結合する
ためのローカル時間分割スイツチを含むことであ
る。 本発明の他の特徴は、各入力、出力、又はロー
カル時間分割スイツチが時間スロツト計数器によ
つてポインタ・メモリの内容によつて選択的にア
ドレスされるバツフアを含むことである。 ［本発明の詳述］ 第１図は、１つ又はそれ以上の入力インターフ
エイス・リンクILに対する１つ又はそれ以上の
入力時間分割チヤネル（以後時間チヤネルと呼
ぶ）を１つ又はそれ以上の出力インターフエイ
ス・リンクOLに対する１つ又はそれ以上の出力
時間チヤネルへ選択的に接続するための本発明に
従うスイツチング回路網の一般的構成を示す。ス
イツチング回路網は以後リングと呼ぶ一方向性閉
ループ・リング１０をめぐつて構築されている。
リングは各々125マイクロ秒の持続時間を有する
繰返しフレームを持つ時間分割多重モードで動作
する。フレームの持続時間と等しい持続時間を持
ち且つ交換チヤネルと呼ばれる512個の時間チヤ
ネルを持つ多重メツセージは、リング１０上を連
続的に循環する。インターフエイス・リンクIL
及びOLグループ状に構成され、その各グループ
はスイツチング・モジユールSMを介してリング
に接続される。スイツチング・モジユールの数
は、接続されるべきインターフエイス・リンクの
数及びモジユールのスイツチング能力によつて決
まる。スイツチング・モジユールそれ自身はスイ
ツチング・ユニツトSU内でグループ状に配列さ
れる。第１図に見られるようにスイツチング・ユ
ニツトSU−０は唯１つのスイツチング・モジユ
ールSM−１を含み、スイツチング・ユニツト
SU−１は２つのスイツチング・モジユールSM
−２及びSM−３を含み、スイツチング・ユニツ
トSU−Ｍも又２つのスイツチング・モジユール
SM−４及びSM−Ｎを含む。スイツチング・ユ
ニツトSU−０はリングをまわつて循環するため
多重メツセージが必要とする時間が一定且つ125
マイクロ秒に等しく保たれたように保証するリン
グ制御装置１１を含む点で他のユニツトと相異す
る。フレーム同期化（FS）信号は、リング制御
装置１１及び相次ぐスイツチング・モジユール
SM−１乃至SM−Ｎへ接続されたリングに並行
に延びる同期化ループ１２上を循環する。スイツ
チング・ユニツトSU−０に位置する主タイミン
グ装置１３は2.048MHzのタイミング信号を出し、
それは線１４を介してリング制御装置１１へ供給
れるとともに閉ループ１５を介して相次ぐスイツ
チング・ユニツトへも供給される。フレーム同期
化信号は16の経路をとり装置１３において再生さ
れてその後線１７を介してリング制御装置１１へ
供給される。各スイツチング・ユニツトSU−１、
…SU−Ｍにおいては、ユニツトSU−０の主タイ
ミング装置１３によつて供給された2.048MHzの
タイミング信号が従タイミング装置１８によつて
再生される。従タイミング装置１８は図を簡単化
するため単線１６で示す線を介してフレーム同期
化信号を受取る。各タイミング装置１３，１８は
16.384MHzのタイミング信号を発生して線１９を
介してすべてのスイツチング・ユニツト素子へ供
給される。制御器２０は種々のスイツチング・ユ
ニツトを制御する。 本発明の詳しい説明に進む前に、スイツチング
回路網の種々の機能を第２図に関連して説明す
る。同図は３つのスイツチング・モジユールSM
−１，SM−２，SM−Ｎしか示さないが、同一
又は異なつたスイツチング・ユニツト及びリング
制御装置１１に配置されてもよい。第２図に図示
され後で詳述される実施例では、各インターフエ
イス・リンクIL，OLは125マイクロ秒の繰返しフ
レーム（各１つが８ビツト・バイト幅の32個の時
分割チヤネルを選ぶことができる）を有する時分
割多重モードで動作する。各バイトはデータ端末
のようなデジタル局との間で送受される８デー
タ・ビツト、又は加入者電話機のようなアナログ
局との間で送受されるデジタル符号化音声サンプ
ルの何れで構成されてもよい。各スイツチング・
モジユールはリング１０を16入力インターフエイ
ス・リンクのグループ及び16出力インターフエイ
ス・リンクの対応グループへ結合する。16入力イ
ンターフエイス・リンクは入力アダプタ
（ADAPT−INと表記される）を介して入力多重
リンクIMLへ多重化される。各入力多重リンク
は、各１バイト幅の512チヤネルを運ぶことがで
きる125マイクロ秒フレームを有する時間分割多
重モードで動作する。16出力インターフエイス・
リンクは出力アダプタ（ADAPT−OUTと表記
される）によつて出力多重リンクOMLを多重分
離（デマルチプレキシング）することにより得ら
れる。各出力多重リンクは各１バイト幅の512チ
ヤネルを運ぶことができる125マイクロ秒フレー
ムを有する時間分割多重モードで動作する。各ス
イツチング・モードにおいて、リングに関して、
多重リンクIML，OMLに関して、及びインター
フエース・リンクIL，OLに関して存在する全て
のフレームは相互に同期化される。 全てのスイツチング・モジユールは同一であ
る。各スイツチング・モジユールは主として、時
間スロツト計数器CTR、リング・ゲートRGと呼
ばれるゲート、入力時間分割スイツチ、出力時間
分割スイツチ、及びローカル時間分割スイツチ
（これらを以後、入力時間スイツチ、出力時間ス
イツチ、及びローカル時間スイツチと呼ぶ）より
成る。リング・ゲートRGは１つのフレーム内で
利用可能な交換チヤネルの数（512ケ）の１ビツ
トメモリを含んでいるゲート・ポインタ・メモリ
GPMによつて制御される。入力時間スイツチは
主に、入力多重リンクへ接続された入力及びリン
グ・ゲートRGを介してリングへ接続された出力
を有する入力バツフアIBより成る。入力バツフ
アIBは１つのフレーム内に与えられる交換チヤ
ネルの数（512ケ）に等しい８ビツト記憶場所の
数を含み、時間スロツト計数器CTR又は入力ポ
インタ・メモリIPM（入力多重リンクIMLで与え
られるチヤネルの数（512ケ）に等しい記憶場所
の数を含む）の制御の下で選択的にアドレスされ
る。出力時間スイツチは主に、リングへ接続され
る入力と出力多重リンクOMLへ接続される出力
とを有する出力ハツフアOBより成る。出力バツ
フアOBは１つのフレームに与えられる交換チヤ
ネルの数（512ケ）に等しい記憶場所の数を含み、
計数器CTR又は出力ポインタ・メモリOPMの制
御の下で選択的にアドレスされる。ローカル時間
スイツチは主に、ローカル・バツフアLBより成
り、その入力は入力多重リンクIMLへ接続され、
その出力は出力多重リンクOMLへ接続される。
ローカル・バツフアLBは出力バツフアOBと類似
しており、計数器CTR又はローカル・ポイン
タ・メモリLPMの制御の下で選択的にアドレス
される。第２図においてスイツチング・モジユー
ルSM−１，SM−２及びSM−Ｎの種々の構成素
子は夫々サフイツクス１，２及びＮを付すること
によつて示される。 第２図のスイツチング回路網は以下の実例で示
されるようにデータ・チヤネル及び音声チヤネル
のスイツチングに著しい融通性を与える。 異なつたスイツチング・モジユールに夫々取付
けられた２つの局間の２方向性コミユニケーシヨ
ン 第３図は夫々スイツチング・モジユールSM−
１及びSM−Ｎに取付けられた２つの局Ａ及びＢ
の間に形成された接続を示す図である。スイツチ
ング回路網を管理する制御器２０は、局Ａに対し
ては多重リンクIML−１及びOML−１に関しチ
ヤネル１００を割当てており、局Ｂに対しては多
重リンクIML−Ｎ及びOML−Ｎに関しチヤネル
５０を割当てているものと仮定する。局Ａ及びＢ
間に接続を確立するためには、制御器２０は利用
可能な交換チヤネルをリング上で発見しなければ
ならない。更に、交換チヤネル１５が利用可能で
あり、この特定の接続のために割当てられている
ものと仮定する。ポインタ・メモリは次のように
ロードされる。 − ゲート・ポインタ・メモリGPM−１及び
GPM−Ｎの各々中の第15番目の記憶場所が
「１」にセツトされ、且つ回路網中の他のゲー
ト・ポインタ・メモリの各々中の第15番目の記
憶場所が「０」にセツトされる。 − ポインタ・メモリIPM−１及びOPM−１の
記憶場所１００中、及びポインタ・メモリ
IPM−Ｎ及びOPM−Ｎの記憶場所５０中に、
アドレス「15」が書込まれる。 ＡからＢへの接続 各スイツチング・モジユールにおいて、時間ス
ロツト計数器CTRの作動はリング上の交換チヤ
ネルと多重リンクIML及びOML上のチヤネルと
の発生と同期される。125マイクロ秒の所定サイ
クル（例えばサイクルｎ）内に計数器CTR−１
が計数器100に到達したとき、入力ポインタ・メ
モリIPM−１の記憶場所１００をアドレスし、
この場所を読出す入力ポインタは入力バツフア
IB−１の場所１５をアドレスし、入力多重リン
クIML−１のチヤネル１００上に存在する局Ａ
からの８ビツト・バイトが入力バツフアIB−１
の場所１５に記憶される。次のサイクル中に計数
値15に到達したとき、計数器CTR−１はゲー
ト・ポインタ・メモリGPM−１の第15番目の記
憶場所をアドレスし、その場所を読出したゲー
ト・ポインタはリンク・ゲートRG−１が入力バ
ツフアIB−１の出力をリングへ結合させるよう
に仕向け、第15番目の記憶場所IB−１の内容が
交換チヤネル１５上に出される。 チヤネル１５がスイツチング・モジユールSM
−Ｎに到達したとき、その内容は計数器CTR−
Ｎの制御の下で出力バツフアOB−Ｎの記憶場所
１５に記憶される。次のサイクル中、計数器
CTR−Ｎは計数値50に到達すると出力ポイン
タ・メモリOPM−Ｎの記憶場所５０をアドレス
し、その場所を読出した出力ポインタは出力バツ
フアOB−Ｎの記憶場所１５をアドレスし、その
内容即ち局Ａからの８ビツトの出力リンクOML
−Ｎのチヤネル５０上に出されて局Ｂへ転送され
るようにする。上述の処理はＡからＢへの接続が
終了するような時刻まで各サイクルで繰返され
る。 ＢからＡへの接続 ＢからＡへの接続はＡからＢへの接続と類似し
ている。しかしどちらの場合も同一の交換チヤネ
ル１５が常に使用されることに注意されたい。前
述の例において、交換チヤネル１５がスイツチン
グ・モジユールSM−Ｎに到達したとき、チヤネ
ル１５上に存在した局Ａから８ビツト・バイトは
局Ｂに転送された。このバイトはここでは、リン
グ・ゲートRG−Ｎ、入力バツフアIB−Ｎ及び入
力リンクIML−Ｎのチヤネル５０を介して局Ｂ
から受取られたバイトと置換される。今や局Ｂか
らのバイトを運ぶ交換チヤネル１５はリング制御
装置１１を介してリングをめぐつて伝播され、そ
の内容は出力バツフアOB−１の記憶場所１５に
ロードされて、出力多重リンクOML−１のチヤ
ネル１００を介して局Ａへ転送される様にする。 同一のスイツチング・モジユールへ取付けられ
た２局間の２方向性接続（ローカル接続） ローカル接続は、リング上の交換チヤネルを使
用せず各スイツチング・モジユールに設けられた
ローカル時間スイツチによつて達成される。第４
図はスイツチング・モジユールSM−１へ取付け
られた２つの局Ａ及びＢ間になされた接続を示す
図である。リンクIML−１及びOML−１のチヤ
ネル１００は局Ａに割当てられ、チヤネル５０は
局Ｂに割当てられているものと仮定する。ポイン
タ・メモリLPM−１の記憶場所５０及び１００
に夫々アドレス１００及び５０がロードされる。
所定サイクル中計数器CTR−１が計数値50に到
達したとき、リンクIML−１のチヤネル５０上
の局Ｂから転送されたバイトがローカルバツフア
LB−１の記憶場所５０に記憶され、計数器CTR
−１の計数値100に達したときチヤネル１００上
の局Ａから転送されたバイトはローカル・バツフ
アLB−１の場所１００に記憶される。次のサイ
クル中計数器CTR−１が計数値50に達したとき、
ポインタ・メモリLPM−１の記憶場所５０をア
ドレスし、その場所を読出したポインタはローカ
ル・バフアLB−１の場所１００をアドレスし、
その内容はリンクOML−１のチヤネル５０上に
置かれて局Ｂへ転送されるようにする。同様に計
数器CTR−１が計数値100に達したとき、ローカ
ル・バツフアLB−１の記憶場所５０に記憶され
た局ＢからのバイトはリンクOML−１のチヤネ
ル１００上に置かれて局Ａへ転送されるようにす
る。 １つの送信局と幾つかの受信局の間の１方向性
接続（放送） 第５図はスイツチング・モジユールSM−１に
取付けられた送信局Ａと夫々スイツチング・モジ
ユールSM−１，SM−２及びSM−Ｎへ取付けら
れた３つの受信局Ｄ，Ｃ及びＢとの間になされた
１方向性接続を示す図である。この形式の接続は
以後「放送」と呼ぶことにする。入力リンク
IML−１のチヤネル１００は局Ａへ割当てられ、
夫々の出力リンクOML−１，OML−２及びML
−Ｎのチヤネル８０，６０及び５０は夫々局Ｄ，
Ｃ及びＢへ割当てられて、交換チヤネル１５は接
続に対して割当てられているものと仮定する。ゲ
ート・ポインタ・メモリGPM−１の記憶場所１
５は「１」にセツトされ、回路網の他のゲート・
ポインタ・メモリの記憶場所１５は全て「０」セ
ツトされる。アドレス「15」が入力ポインチ・メ
モリIPM−１の記憶場所１００、出力ポイン
タ・メモリOPM−１の記憶場所８０、ポイン
タ・メモリLPM−２の記憶場所６０及び出力ポ
インタ・メモリOPM−Ｎの記憶場所５０にロー
ドされる。局Ａからのバイトは前述のように交換
チヤネル１５を介して転送される。交換チヤネル
１５がスイツチング・モジユールSM−２に達し
たとき、チヤネルの内容は出力バツフアOB−２
の記憶場所１５にロードされ、そこから前述のよ
うに出力リンクOML−２んチヤネル６０を介し
て局Ｃへ転送されることになろう。交換チヤネル
１５がスイツチング・モジユールSM−Ｎに達し
たとき、その内容はバツフアOB−Ｎの記憶場所
１５にロードされ、そこから出力リンクOML−
Ｎのチヤネル５０を介して局Ｂへ転送されること
になる。交換チヤネル１５がリング制御装置１１
を通過した後スイツチング・モジユールSM−１
に達したとき、チヤネル１５の内容はバツフア
OB−１の記憶場所１５に置かれ、そこから出力
リンクOML−１のチヤネル８０を介して局Ｄへ
転送される。この形式の接続は全く簡単なもので
あつて、受信局と数とは無関係に唯１つの交換チ
ヤネルだけが使用される。 幾つもの送信局と１つの受信局の間の１方向性
接続（イン・カステング） 第６図はスイツチング・モジユールSM−２及
びSM−Ｎへ夫々取付けられた２つの送信局Ｃ及
びＢと、スイツチング・モジユールSM−１へ取
付けられた唯１つの受信局との間になされた１方
向性接続を示す図であり、この形式の接続は以後
イン・カステング（In・Casting）と呼ぶことに
する。リンクOML−１，IML−２及びIML−Ｎ
のチヤネル１００，６０及び５０は夫々局Ａ，Ｃ
及びＢに割当てられ、交換チヤネル１５は接続に
割当てられているものと仮定する。リング・ゲー
トRG−１，RG−２及びRG−Ｎは図示のように
制御される。アドレス「15」が出力ポインタ・メ
モリOPM−１の記憶場所１００に、入力ポイン
タ・メモリIPM−２の記憶場所６０に、及び入
力ポインタ・メモリIMP−Ｎの記憶場所５０に
書込まれる。局Ｃ及びＢが同時に送信することは
許されない。局Ｃからの８ビツト・バイトが入力
リンクIML−２のチヤネル６０、入力バツフア
IB−２、交換チヤネル１５、出力バツフアOB−
１、及び出力リンクOML−１のチヤネル１００
を介して局Ａへ転送される。局Ｂからのバイトは
同様に局Ａへ転送される。リング・ゲートの詳細
な動作は第７図を参照して後述される。 多点接続 ２方向性多点接続は上述の「放送」及び「イ
ン・カステング」接続を組合せることによつて実
現される。 ループ接続 ループ接続は、例えばＡからＢへ、次にＢから
Ｃヘ、次にＣからＤへの如く用い且つ常に同じ交
換チヤネルを用いて、１対の局間の相次ぐ１方向
性接続を行なうことにより多数の局間で容易に実
現しうることは当業者に明らかである。 第７Ａ図乃至第７Ｆ図を含む第７図は本発明に
従うスイツチング・モジユール（例えばSM−
１）の詳細なブロツク図である。同図に示す実施
例において、リング１０は２つの並列交換チヤネ
ルを持ち同時且つ並列に２つの８ビツト・バイト
を転送しうる16導体母線より成る。わかり易くす
るためこの母線は第７図では１０LO及び１０HI
と表記された２本の８導体母線として図示されて
いる。各125マイクロ秒フレームは交換時間スロ
ツトと呼ばれる256時間間隔に分割され、その各
時間間隔中各母線１０LO，１０HIが１つ宛８ビ
ツト・バイト幅の交換チヤネルを持つ。かくて２
つの母線１０LO及び１０HIは、各々512交換チ
ヤネルより成る125マイクロ秒フレームを有する
時間分割多重モードで動作する１つの母線と等価
である。上述のように２つの並行母線を用いるこ
との利点は、各導体のビツト率を2.048Mbpsに減
じ且つ交換時間スロツトの持続時間を488ナノ秒
に減じることである。 スイツチング・モジユールの上流の、母線１０
LO，１０HI及び同期線１２上の信号は2.048MHz
タイミング信号CLK１の制御の下で17段入力レ
ジスタ３１へ供給される。レジスタ３１の母線１
０LO及び１０HIの出力は夫々２つの８導体母線
３２及び３３へ接続され、それらは次のリング・
ゲートRG−１へ接続される。レジスタ３１の同
期線１２に係わる出力は線３４によつて出力レジ
スタ３５の17本の入力のうちの１つへ接続され
る。出力レジスタ３５はリング・ゲートRG−１
の出力は接続された２本の８導体母線３６及び３
７をも受取る。線３４及び母線３６，３７上の信
号は2.048MHzタイミング信号CLK２の制御の下
でレジスタ３５へ供給される。レジスタ３５の線
３４及び母線３６，３７に係わる出力はスイツチ
ング・モジユールの下流の同期線１２及び母線１
０LO，１０HIへ夫々接続される。 入力として２つの８導体母線３８及び３９をも
受取るリング・ゲートRG−１は主として２つの
多重化器（マルチ・プレクサ）４０及び４１より
成る。多重化器４０は入力母線３２及び３８の何
れかを出力母線３６へ選択的に接続し、多重化器
４１は入力母線３３及び３９の何れかを出力母線
３７へ選択的に接続する。リング・ゲートRG−
１は、後で説明されるように母線３２，３３，３
８，３９の内容、及びLO，HIで表記された２つ
のゲート・ポインタの論理値、の関数として多重
化器４０及び４１を制御する論理ゲート４２をも
含んでいる。 LO及びHIゲート・ポインタは第２図のゲー
ト・ポインタ・メモリGPM−１に含まれており、
第７図では母線１０LO及び１０HI上の交換チヤ
ネルに対応するLO及びHIゲート・ポインタを
夫々記憶する各々256×１ビツトの４３LO及び４
３HI（第７Ｃ図）と表記された２つの記憶モジユ
ールより成る。メモリGPM−１から読出された
LO及びHIゲート・ポインタは論理ゲート４２へ
供給される。 母線３２及び３３は更に２つの母線４５及び４
６によつて多重分離器（デマルチプレクサ）４７
の入力へ夫々接続される。多重分離器４７は線５
２を介して入力に受取られるＲ／Ｗ信号の制御の
下で母線４５，４６を１対の母線４８，４９又は
他の対の母線５０，５１へ選択的に結合するよう
に働らく。線５２は、線３４を介してフレーム同
期（FS）信号を入力として受取るフリツプフロ
ツプ５３の「真」出力へ接続される。２対の母線
４８，４９及び５０，５１が出力バツフアOB−
１（第２図）に接続される。OB−１は後述され
るようにいわゆるフリツプ・フロツプ・モードで
動作する２つのバツフア５４及び５５より成る
（第７Ｄ図）。バツフア５４及び５５は夫々256×
８ビツトを記憶する５４LO，５４HI及び５５
LO，５５HIと表記された記憶モジユールを２つ
宛含む。母線４８，４９，５０，５１は夫々モジ
ユール５４LO，５４HI，５５LO，５５HIのデ
ータ入力へ接続される。モジユール５４LO及び
５４HIのデータ出力は相互に接続され且つ８導
体母線５６へ接続される。モジユール５５LO及
び５５HIのデータ出力は相互に接続され且つ８
導体母線５７へ接続される。母線５６及び５７は
線５２上に存在するＲ／Ｗ信号によつて制御され
る多重化器５８へ接続される。Ｒ／Ｗ信号はモジ
ユール５４LO及び５４HIの読み／書き入力へ供
給されるが、フリツプ・フロツプ５３の相補出力
で得られるＲ／Ｗ信号はモジユール５５LO及び
５５HIの読み／書き入力へ供給される。 出力バツフアOB−１は時間スロツト計数器
CTR−１ 60及びポインタ・メモリ６１によつ
てアドレスされて、第２図及び第３図のポイン
タ・メモリOPM−１及びIPM−１によつて達成
される機能を組合わせる。計数器６０は９段計数
器であつて、4.096MHzタイミング・パルスを計
数しかくて各々244ナノ秒の2⁹＝512時間間隔を限
定するように働らく。計数器６０は線３４上に存
在するフレーム同期（FS）信号と同期して作動
される。FS信号は第８図を参照して後述される
理由で計数器６０へ供給されるときは必ずその内
容を247へ進ませるようにする。計数器６０の８
個の上位ビツトは夫々Ｒ／Ｗ信号及びＲ／Ｗ信号
によつて制御される１組の多重化器６３及び６４
へ母線６２を介して供給される。計数器６０の９
ビツトはポインタ・メモリ６１をアドレスするた
め使用される。ポインタ・メモリ６１は、 ８アドレス・ビツト 1LO／HIビツト １ローカル・ビツト １出力マーカー・ビツト より成る11ビツト出力／ローカル・ポインタを
各々記憶しうる512記憶場所を含む。 ポインタ・メモリ６１から読出された８アドレ
ス・ビツトは母線６６を介して多重化器６３の他
の入力へ供給され、その出力は母線６７によつて
モジユール５４LO及び５４HIのアドレス入力へ
接続される。母線６６は多重化器６４の他の入力
へも供給され、その出力は母線６８によつてモジ
ユール５５LO及び５５HIのアドレス入力へ接続
される。ポインタ・メモリ６１から読出される
LO／HIビツトはANDゲート６９の１方の入力
へ供給され、ANDゲート６９の他方の入力は
Ｒ／Ｗ信号を受取る。このビツトは更にANDゲ
ート７０の１方の入力へ供給され、ANDゲート
７０の他方の入力はＲ／Ｗ信号を受取る。このビ
ツトは反転器７１へも供給される。反転器７１か
らの出力は、ANDゲート７２の１方の入力へ供
給され（その他方の入力はＲ／Ｗ信号を受取る）、
且つANDゲート７３の１方の入力へ供給される
（他方の入力はＲ／Ｗ信号を受取る）。ANDゲー
ト６９，７２，７０及び７３からの出力は夫々線
７５，７６，７７及び７８を介して記憶モジユー
ル５４LO，５４HI，５５LO，５５HIの選択入
力へ夫々供給される。ポインタ・メモリ６１から
読出されるローカル・ビツトは線７９を介してモ
ジユール５４LO，５４HI，５５LO及び５５HI
のデータ出力ゲートへ供給される。メモリ６１か
ら読出される出力マーカー・ビツトはゲート８０
へその１入力として供給される。ゲート８０はそ
の第２入力として母線８１を介して多重化器５８
からの出力を受取る。ゲート８０の出力は第２図
の出力多重リンクOML−１を形成する８導体母
線へ接続される。 母線OML−１は多重分離器８２，16出力直列
化器８３及び16段レジスタ８４より成る出力アダ
プタADAPT OUT（第２図）へ接続される。直
列化器８３からの16出力はCLK2タイミング信号
の制御の下でレジスタ８４へロードされる。レジ
スタ８４の16出力は16出力インターフエイス・リ
ンクOL（第２図）へ接続される。多重分離器８２
は、母線OML−１上の512チヤネルを16個の32チ
ヤネル・リンクに多重分離するが、それは
4.096MHzのタイミング信号によつて制御される
16位置スイツチより成るのが普通であり、その各
位置は母線OML−１の内容を８段レジスタへ並
列にロードすることができる。多重分離器８２の
16レジスタの内容は直列化器８３の16シフト・レ
ジスタへ256MHzの率で順次並列的にロードされ
る。各シフト・レジスタの内容は然る後対応する
出力インターフエイス・リンクOLへ2.048MHzの
率で直列的に転送される。母線OML−１のチヤ
ネルとリンクOLのチヤネルとの間の関係は第１
表に示される。

【表】 ネル番号
OL番号 １ ２ ３〓〓〓〓16 1〓〓〓〓 15
16
母線８１は、入力が２つの母線９２及び９３へ
接続されＲ／Ｗ信号の制御の下で動作する多重化
器９１の出力へ母線９０によつて接続される。母
線９２及び９３はローカル・バツフアLB−１の
出力へ接続されている。ローカル・バツフアLB
−１は出力バツフアOB−１と類似したものであ
つて、各々256×８ビツトを記憶する記憶モジユ
ール９４LO，９４HI，９５LO及び９５HIを２
つ宛含みフリツプ・フロツプ・モードで動作する
２つのバツフア９４及び９５より成る。母線９２
はモジユール９４LO及び９４HIのデータ出力へ
接続されるのに対して、母線９３はモジユール９
５LO及び９５HIのデータ出力へ接続される。モ
ジユール９５LO及び９５HIのデータ入力は相互
に接続されると共に母線９７へ接続される。モジ
ユール９４LO及び９４HIのデータ入力は相互に
接続されるともに母線９６へ接続される。母線９
６及び９７はＲ／Ｗ信号の制御の下で動作する多
重分離器９８の出力へ接続される。Ｒ／Ｗ信号が
線５２を介してモジユール９４LO及び９４HIの
読み／書き入力へ供給されるのに対して、Ｒ／Ｗ
信号は線６５を介してモジユール９５LO及び９
５HIの読み／書き入力へ供給される。母線６７
がモジユール９４LO及び９４HIのアドレス入力
へ接続されるのに対して、母線６８がモジユール
９５LO及び９５HIのアドレス入力へ接続され
る。ORゲート７５１からの出力はモジユール９
４LOの選択入力へ供給される。ORゲート７５１
は線７５上に存在する論理レベルと、線７５２を
介して供給される計数器６０の計数値の最下位ビ
ツトとを入力として受取る。モジユール９４HI
の選択入力はORゲート７５３からの出力を受取
る。ORゲート７５３は線７６上に存在する論理
レベルと、線７５２上に存在するレベルの反転器
７５４で反転されたレベルとを、入力として受取
る。入力として線７７及び７５２上の論理レベル
を受取るORゲート７５５からの出力がモジユー
ル９５LOの選択入力へ供給される。モジユール
９５HIの選択入力には線７８上の論理レベルと
反転器７５４からの出力とを入力として受取る
ORゲート７５６からの出力が供給される。モジ
ユール９４LO，９４HI，９５LO及び９５HIの
データ出力ゲート入力は線７９上の論理レベルを
入力として受取る反転器７５７の出力へ接続され
る。 多重分離器９８の入力は第２図の入力多重リン
クIML−１を構成する８導体母線へ母線１００
によつて接続される。母線IPM−１は多重分離
器１０１を介してバツフアLB−１及びOB−１と
類似の入力バツフアIB−１へ接続される。バツ
フアIB−１は２つのバツフア１０２及び１０３
より成り、それらは各々256×８ビツトを記憶す
る２つの記憶モジユールより成る。これらのモジ
ユールは１０２LO，１０２HI，１０３LO及び
１０３HIと名付けられている。母線１０４は多
重分離器１０１の第１の出力をANDゲート１０
５へ接続し、後者の出力は母線１０６によつて記
憶モジユール１０２LO及び１０２HIのデータ入
力へ接続される。母線１０７は多重分離器１０１
の第２の出力をANDゲート１０８へ接続し、後
者の出力は母線１０９によつて記憶モジユール１
０３LO及び１０３HIのデータ入力へ接続され
る。モジユール１０２LO，１０２HI，１０３
LO，及び１０３HIのデータ出力は夫々母線１１
０，１１１，１１２，及び１１３を介して多重化
器１１４へ接続される。後者はＲ／Ｗ信号によつ
て制御されその出力は母線３８及び３９へ接続さ
れる。 入力バツフアIB−１は時間スロツト計数器６
０及び入力ポインタ・メモリIPM−１によつて
アドレスされる。メモリIPM−１は、 ８アドレス・ビツト 1LO／HIビツト １入力マーカ・ビツト より成る10ビツト入力ポインタを夫々記憶しうる
512記憶場所より成る。 入力ポインタ・メモリIPM−１は母線１１５
を介して計数器６０から受取る９ビツトによつて
アドレスされる。メモリIPM−１から読出され
た８アドレス・ビツトは母線１１６を介して１組
の多重化器１１７及び１１８へ供給される。後者
は母線６２を介して計数器６０の計数値を受取り
且つ夫々Ｒ／Ｗ信号及びＲ／Ｗ信号の制御の下で
動作する。多重化器１１７からの出力は母線１１
９を介して記憶モジユール１０２LO，及び１０
２HIのアドレス入力へ供給され、多重化器１１
８からの出力は母線１２０を介して記憶モジユー
ル１０３LO及び１０３HIのアドレス入力へ供給
される。入力ポインタ・メモリIPM−１から読
出されたLO／HIビツトは、夫々第２の入力とし
てＲ／Ｗ信号及びＲ／Ｗ信号を受取る１組の
ANDゲート１２１及び１２２へその第１の入力
として供給される。LO／HIビツトは反転器１２
３へも供給される。後者の出力は、第２の入力と
して夫々Ｒ／Ｗ信号及びＲ／Ｗ信号を受取る１対
のANDゲート１２４及び１２５へ第１の入力と
して供給される。ANDゲート１２１−１２５か
らの出力は夫々記憶モジユール１０２LO，１０
２HI，１０３LO及び１０３HIの選択入力へ供給
される。入力バツフアIB−１は内容が読出され
た後にその記憶場所が零にリセツトされる普通の
装置を具備している。この装置はＲ／Ｗ信号及び
4.096MHzタイミング信号を入力として受取る
ANDゲート１２６と、同じタイミング信号及び
Ｒ／Ｗ信号を入力として受取るANDゲート１２
７とを含む。ANDゲート１２６の出力は線１２
８を介して記憶モジユール１０２LO及び１０２
HIの読み／書き入力へ接続されるのに対して、
ANDゲート１２７の出力は線１２９を介してモ
ジユール１０３LO及び１０３HIの読み／書き入
力へ接続される。ポインタ・メモリIPM−１か
ら読出される入力マーカ・ビツトは、第２の入力
としてＲ／Ｗ信号及びＲ／Ｗ信号を夫々受取る
ANDゲート１０５及び１０８へ線１３０を介し
て第１の入力として供給される。 母線IML−１は入力アダプタADAPT IN（第
２図）の出力へ接続される。後者は出力アダプタ
ADAPT OUTと類似のものであつて、多重化器
１３１及び直列解除器１３２より成りその16入力
にはCLK2タイミング信号の制御の下でレジスタ
１３３の16出力が供給される。レジスタ１３３は
入力は16入力インターフエイス・リンクIL（第２
図）へ接続される。 ポインタ・メモリ６１、IPM−１及びGPM−
１は第１０図を参照して後述される制御兼タイミ
ング装置１３５の制御の下で書込まれる。装置１
３５は線３４を介してフレーム同期（FS）信号
を受取り、且つ線１９を介して16.384MHzのタイ
ミング信号を受取る。そして２方向性リンク１３
６によつて制御器２０へ接続される。 第７図のスイツチング・モジユールSM−１の
動作について説明する。このスイツチング・モジ
ユールは、 交換チヤネルを補捉（インターセプト）するこ
と、入力接続を確立すること、 出力接続を確立すること、 ローカル接続を確立すること、 の４つの主要な機能を果す。 交換チヤネルの補捉（インターセプシヨン） この機能を説明する前に、リング上を交換チヤ
ネルが循環する態様について第８図のタイミング
図を参照して説明する。CLK１及びCLK２タイ
ミング信号は何れも2.048MHzの周波数を持ち、
CLK２はCLK１に対して半周期だけ遅れている。
２つの交換チヤネル、例えばスイツチング・モジ
ユールSM−１の上流の母線１０HI及び１０LO
の上にあるチヤネル２４６、は直前のスイツチン
グ・モジユールと関連したCLK２信号によつて
規定される時間間隔中にそれ（即ちレジスタ３１
の入力）へ供給される。交換チヤネル２４６の内
容はCLK１信号の次の正に進む遷移においてレ
ジスタ３１中にロードされ、CLK１の次の正に
進む遷移まで即ち１つの交換時間の持続時間中そ
の中に保持する。レジスタ３１の内容（リング・
ゲートRG−１の動作の瞬間は無視する）は、レ
ジスタ３５へロードされ、かくてCLK２信号の
次の正に進む遷移においてリングの下流部分へ送
られる。かくてスイツチング・モジユールはリン
グを廻る交換チヤネルの伝播に際して１つの交換
時間スロツトに等しい遅延を導入する。この遅延
に対して補償するため、線１２上のフレーム同期
信号がレジスタ３１及び３５の使用を通じて、等
価の時間間隔だけ遅れるようにされる。 リング上のフレームは入力及び出力インターフ
エイス・リンクと、入力及び出力多重リンクとに
関して同期される。入力及び出力のインタフエイ
ス・リンクにおける同期を達成するため（即ち、
例えばチヤネル３１が出力インタフエース・リン
ク上に存在するときは、対応する入力インタフエ
ース・リンク上にもチヤネル３１が存在すること
を保証するため）、及びスイツチング・モジユー
ルにおけるチヤネルの処理により導入される遅延
を勘定に入れるため、フレーム同期（FS）信号
が交換時間スロツト２４７中に発生する。 スイツチング・モジユールSM−１における交
換チヤネル捕捉はポインタ・メモリGPM−１に
記憶されたゲート・ポインタによつて制御される
リングゲートRG−１によつて実行される。メモ
リGPM−１は計数器６０の８最上位ビツトによ
つてアドレスされる。計数器６０は488ナノ秒毎
に１アドレスの割合で、即ち交換時間スロツトが
与えられる場合で、256個の個別的なアドレスを
順に与える。計数器６０はFS信号の制御の下で
レジスタ３１中へ交換チヤネルの内容をローデイ
ングするのと同期される。計数器６０によつて供
給されるアドレスは、各交換時間スロツト中にポ
インタ・メモリGPM−１が母線３２及び３３上
の交換チヤネルに関連するLO及びHIゲート・ポ
インタを同時に与えうるように、記憶モジユール
４３LO及び４３HIへ並列に供給される。LO及
びHIゲート・ポインタは下記の第表に示すよ
うにリング・ゲートRG−１を制御する。例えば
もしもLOゲート・ポインタ２４６が「１」にセ
ツトされるならば、LO母線上の交換チヤネル２
４６は捕捉されるべきであることを示し、次に交
換時間スロツト２４６中は多重化器４０が母線３
２を母線３６から切離し且つ母線３８を母線３６
へ接続する。母線３８の内容はかくて、スイツチ
ング・モジユールSM−１の下流にあるリングへ
転送するためLO交換チヤネル２４６上に置かれ
る。もしもLOゲート・ポインタ２４６が「０」
にセツトされるなら、リング・ゲートRG−１の
動作は下記の第表に示すように、母線３２上の
交換チヤネル２４６の内容及び母線３８のそれら
に依存して決まる。

【表】 簡単化した実施例では、リング・ゲートは母線
の内容と無関係にバイナリ・モードで動作させる
ことができる。その場合、論理ゲート４２が除去
されてゲート・ポインタが直接的に多重化器４０
及び４１を制御する。第７図に示す実施例におい
て、動作が第表に示された論理ゲート４２は回
路網が前述のように「イン・キヤスト（in−
cast）」形式の接続を確立するように仕向け且つ
システムが或る種のエラー状態を検出できるよう
にする。第６図に実例で示すような「イン・キヤ
スト」接続を確立するために、ループ上の第１の
伝送局と関連したリング・ゲートRG−２は交換
チヤネル１５を利用するために対応するゲート・
ポインタを「１」にセツトする。局Ｂと関連した
リング・ゲートRG−Ｎはもしも局Ｃが８ビツ
ト・バイトを伝送するのに反して局Ｂが伝送しな
いならば、リング・ゲートRG−Ｎは交換チヤネ
ル１５に対して透過性になるのに反した逆の状況
でリング・ゲートRG−Ｎが交換チヤネル１５を
捕捉するように制御されなければならない。上記
の両状態のリング・ゲートの制御は第表の第２
行及び４行に示されているように行なわれる。交
換チヤネル１５がビジイであるときそこへバイト
を伝信することをもしも局Ｂが試みるならば、第
表の最後の行に示されるようにチヤネル１５の
元の内容に対して優先権が与えられ、エラー状態
が制御器２０へ報告される。 入力接続 入力接続は、入力インタフエイス・リンクIL
の任意の１つのチヤネルから８ビツト・バイトが
リング上の交換チヤネルのうちの何れかへ転送さ
れるのを可能にする。これは入力バツフアIB−
１の使用を介して達成される。入力インタフエイ
ス・リンクのチヤネルを多重化することによつて
得られる入力多重リングの512チヤネルは、入力
ポインタによつて指定されたアドレスで入力バツ
フアIB−１に記憶され、バツフアの内容は時間
スロツト計数器６０の制御の下でそこから順次読
出される。実際問題として、バツフア１０２及び
１０３の何れかがフレームの持続時間中書込まれ
るのに対して、他のバツフアが読出され且つリン
グ上に送出され、然る後今書込まれたバツフアが
読出される。以下同様。この動作モードは「フリ
ツプ・フロツプ・モード」と呼ぶことにする。 所定フレーム中、例えばフレームｎ中、バツフ
ア１０２が書込まれ、その間にバツフア１０３の
内容が読出されるものと仮定する。フレームｎの
持続時間中を通じて、ラツチ５３の真出力で得ら
れるＲ／Ｗ信号は低であり、多重分離器１０１は
母線IML−１を母線１０４へ接続するのに反し
て、多重化器１１４は母線１１２，１１３を母線
３８，３９へ接続し、多重化器１１７は入力ポイ
ンタ・メモリIPM−１の出力を記憶モジユール
１０２LO及び１０２HIのアドレス入力へ接続す
る。Ｒ／Ｗ信号が低なので、ANDゲート１２６
からの出力は低となるように強制され、それによ
つて記憶モジユール１０２LO及び１０２HIを書
きモードにセツトする。Ｒ／Ｗ信号は高であるた
め、ANDゲート１０５を開き、さらにLO／HI
ビツトの値によつてANDゲート１２１または１
２４を開く。母線IML−１のチヤネルの内容は
以下の実例で説明されるようにモジユール１０２
LO中に記憶される。母線IML−１上のチヤネル
４６の内容はHI母線上の交換チヤネル６５へ転
送されるものと仮定する。チヤネル４６が母線
IML−１上に生じたとき、計数器６０の９ビツ
トによつて規定される計数値は「46」に等しく、
ポインタ・メモリの第46番目の場所に記憶された
入力ポインタはそこから取出される。この入力ポ
インタは下記の形態を持つ。アドレス・ビツト LO/HIビツト マーカ・ビツト 01000001 １ １又は０ アドレス・フイールドはアドレス「65」を指定
し、それが記憶モジユール１０２LO及び１０２
HIへ供給される。LO／HIビツトは「１」であ
り、それが反転器１２３によつて反転されるの
で、モジユール１０２HIの選択入力は低になる
ように強制され、それによつてこのモジユールを
選択する。もしもマーカ・ビツトが「１」である
ならば、ANDゲート１０５が可能にされて母線
IML−１のチヤネル４６の内容がモジユール１
０２HIの場所６５中にロードされる。もしもマ
ーカ・ビツトが「０」であるならば、ANDゲー
ト１０５が禁止され、そして全部零のバイトがこ
の記憶場所にメードされる。 フレームｎ＋１の間はＲ／Ｗ信号は高であり、
多重分離器１０１は母線IML−１を母線１０７
へ接続し、多重化器１１４は母線１１０，１１１
を母線３８，３９へ接続し、多重化器１１７は計
数器６０の計数値の８最上位ビツトを内容とする
母線６２を記憶モジユール１０２LO及び１０２
HIのアドレス入力へ接続する。Ｒ／Ｗ信号は低
であり、LO／HIビツトの値によつてANDゲー
ト１２１又は１２４が開き、いずれかのモジユー
ルを選択する。モジユール１０２LO及び１０２
HIの内容は計数器６０の計数値の８最上位ビツ
トの制御の下で同時に且つ順次的に読出され、
LO及びHIモジユールの記憶場所０の内容がLO
及びHI母線の交換チヤネル０上に置かれ、これ
に続いて場所１の内容が同様に置かれる。以下同
様。読出された後、各記憶場所は前述のように零
にリセツトされる。フレームｎ＋１の持続時間を
通じてＲ／Ｗ信号は高である。所与の交換時間ス
ロツト中、4.096MHzのタイミング信号が交互に
高及び低になる。交換時間スロツトの前半中は
ANDゲート１２６からの出力は高であり、それ
によつて記憶モジユール１０２LO及び１０２HI
を読みモードにセツトする。この時間スロツトの
後半中はANDゲート１２６からの出力は低であ
り、それによつてモジユール１０２LO及び１０
２HIを書きモードにセツトする。Ｒ／Ｗ信号は
低であり、それによつてANDゲート１０５から
の出力を低にするように強制し、全零バイトが今
読出したばかりのアドレスされた記憶場所へ書込
まれる。 出力接続 出力接続はリング上の任意の交換チヤネルの内
容を出力インタフエース・リンクOLのうちの任
意の１チヤネルへ転送することを可能にする。交
換チヤネルの内容は時間スロツト計数器６０の制
御の下で出力バツフアOB−１にロードされ、出
力バツフアOB−１の内容はポインタ・メモリ６
１に記憶された出力ポインタ／ローカル・ポイン
タの制御の下で読出される。実際問題として、出
力バツフアOB−１は入力バツフアIB−１より成
るものと同じ態様のフリツプ・フロツプ・モード
で動作する２つのバツフアより成る。 フレームｎ中、バツフア５４が書込まれるのに
対してバツフア５５の内容は読出されるものと仮
定する。Ｒ／Ｗ信号は低であり、多重分離器４７
は母線４５，４６を母線４８，４９へ接続し、多
重化器５８は母線５７を母線８１へ接続し、多重
化器６３は母線６２を母線６７へ接続し、母線６
７それ自身は記憶モジユール５４LO及び５４HI
のアドレス入力へ接続される。Ｒ／Ｗ信号は低な
ので、この信号の効果はこれらのモジユールを書
きモードに置き且つANDゲート６９および７２
を介してそれらを選択することである。モジユー
ル５４LO及び５４HIは計数器６０の制御の下で
同時に且つ順序的に書き込まれ、母線３２及び３
３の交換チヤネル０の内容はモジユール５４HO
及び５４HIの記憶場所０に記憶され、交換チヤ
ネル１の内容はモジユール５４HO及び５４Hiの
記憶場所１に記憶される。以下同様。 フレームＮ＋１の間はＲ／Ｗ信号が高であり、
多重化器５８は母線５６を母線８１に接続し、多
重分離器４７は母線４５，４６を母線５０，５１
に接続し、多重化器６３は母線６６を母線６７に
接続し、母線６７はモジユール５４LO及び５４
HIのアドレス入力へ接続する。Ｒ／Ｗ信号が高
なので、記憶モジユール５４LO及び５４HI読み
の動作モードにセツトされ、その内容は下記のよ
うに読出される。LO母線の交換チヤネル４５の
内容（モジユール５４LOの記憶場所４５に記憶
されている）は母線OML−１のチヤネル３００
へ転送されるべきであると仮定する。計数器６０
が計数値３００に達したとき、ポインタ・メモリ
６１の場所３００に記憶された出力／ローカル・
ポインタが読出される。このポインタは下記の構
成を有する。 アドレス・ビツト LO／HIビツト 00101101 ０ ローカル・ビツト マーカ・ビツト ０ １又０ アドレス・フイールドはアドレス「45」を指定
し、LO／HIビツトはモジユール５４LOを指定
する。ローカル・ビツトは「０」であるから、出
力バツフアOB−１を組成する記憶モジユール中
のデータ出力ゲートを動作可能にする。もしもマ
ーカ・ビツトが「１」であるなら、ANDゲート
８０が動作可能になり、モジユール５４LOの場
所４５中の内容が母線OML−１に置かれる。も
しもマーカ・ビツトが「０」であるなら、AND
ゲート８０からの出力が零にされ、全零バイトが
母線OML−１上に置かれる。 ローカル接続 ローカル接続は入力インタフエース・リンク
ILのうちの任意の１つの交換チヤネルの内容が
出力インタフエース・リンクOLのうちの任意の
１つのチヤネルへ転送されるのを可能にする。母
線IML−１の512チヤネルの内容は時間スロツト
計数器６０の制御の下でローカル・バツフアLB
−１に系統的にロードされ、ローカル・バツフア
LB−１の内容は出力／ローカル・ポインタの制
御下で読出される。バツフアLB−１は入力バツ
フアLB−１及び出力バツフアOB−１と類似のも
のであるから詳述しない。 フレームｎの間バツフア９４は下記のように書
込まれる。最初の488ナノ秒の時間スロツトの間、
アドレス０が母線６７を介して記憶モジユール９
４LO及び９４LIの両者に供給される。この時間
スロツトの前半の間、線７５２上の計数器６０の
計数値の最下位有効ビツトが「０」であつて記憶
モジユール９４LOだけが選択され、そして母線
IML−１上のチヤネル０がモジユール９４LOの
記憶場所０にロードされる。時間スロツトの後半
の間は計数器６０の最下位有効ビツトは「１」で
あり、記憶モジユール９４HIだけが選択され、
母線IML−１のチヤネル１がモジユール９５HI
の場所０にロードされる。この処理がフレームｎ
の持続時間を通じて繰返される。 フレームｎ＋１の間、出力バツフアOB−１を
構成するバツフア９４及び５４が出力／ローカ
ル・ポインタによつて同時にアドレスされ、各出
力／ローカル・ポインタ中のローカル・ビツトは
バツフア９４及び５４のうちのどちらが読出され
るべきであるかを決定する。例えばもしも母線
IML−１上のチヤネル１２０が母線OML−１上
のチヤネル４０に交換チヤネル“60”を通して接
続されるべきであるならば、ポインタ・メモリ６
１から読出された出力／ローカル・ポインタは計
数器６０が計数値40に達したとき下記の形態を持
つ。 アドレス・ビツト LO／HIビツト 00111100 ０ ローカル・ビツト マーカ・ビツト ０ １又０ アドレス・フイールドは交換チヤネルの番号に
相当するアドレス「60」を指定し、LO／HIビツ
トはモジユール９４LOを指定する。線７９上の
ローカル・ビツトが「１」であるので、モジユー
ル９４LOと並列にアドレスされるモジユール５
４LOからの出力が禁止され、モジユール９４LO
からの出力が動作可能にされる。モジユール９４
LOの記憶場所６０には母線IML−１上のチヤネ
ル１２０の内容が記憶されているが、このことに
よつてその内容が母線８１上に置かれる。もしも
マーカ・ビツトが「１」であるなら、ANDゲー
ト８０が動作可能にされ、そして母線８１が母線
OML−１へ接続される。もしもマーカ・ビツト
が「０」であるなら、ANDゲート８０からの出
力は零に強制され、全零バイトが母線OML−１
上に置かれる。 制御兼タイミング装置１３５及び制御器２０は
周知の「ピンポン」技術を用いて２方向性リンク
１３６上のメツセージを交換する。いわゆるコマ
ンド時間間隔中、制御器２０がコマンド・メツセ
ージを装置１３５へ送り、そしていわゆるスキヤ
ン時間間隔中、装置１３５がスキヤン・メツセー
ジを制御器２０へ送る。第１０図に示す代表例で
は、利用可能な時間は繰返す１マイクロ秒スーパ
ーフレームに分割される。そして各々は１つの
500マイクロ秒スキヤン時間間隔及び１つの500マ
イクロ秒コマンド時間間隔より成る。リンク１３
６は８スイツチング・モジユール（即ち８つの装
置１３５）に対して共通であり、各スキヤン兼コ
マンド時間間隔は夫々８スイツチング・モジユー
ルに割当てられる８時間間隔に分割される。第９
図のタイミング図はリンク１３６の動作を示す。
スーパーフレームはスーパーフレーム同期
（SFS）信号によつて規定され、そしてスキヤン
兼コマンド時間間隔は夫々SFS信号の低及び高レ
ベルによつて規定される。第９図においてＳ／Ｃ
SU−１及びＳ／Ｃ SU−２と表記された信号
は夫々スイツチング装置SU−１及びSU−２に割
当てられた時間間隔を規定するのに対して、Ｓ
SU−１，Ｓ SU−２，Ｃ SU−１及びＣ SU
−２と表記された信号はスキヤン・メツセージ及
びコマンド・メツセージを処理するためスイツチ
ング装置SU−１及びSU−２へ夫々割当てられた
時間間隔を規定する。これらのメツセージは各々
８つの８ビツト・バイトより成り、リンク１３６
上のビツト率を1.024Mbpsにする。

【表】

【表】 不使用

【表】

【表】 第１０図に前述のコマンド及びスキヤン・メツ
セージを使用する制御兼タイミング装置１３５の
代表例の簡単化したブロツク図が示される。 １方向性リンク１３６がANDゲート１４０の
１つの入力に接続され、そこからの出力は
CMDSRと表記された64段シフト・レジスタの直
列入力と、ANDゲート１４１の出力とへ供給さ
れる。後者の入力はSCAN SRと表記された64段
シフト・レジスタの直列出力へ接続される。これ
らのシフト・レジスタは夫々コマンド及びスキヤ
ン・メツセージと関連され且つ１組のANDゲー
ト１４２及び１４３からの出力によつて制御され
る。線１９（第１図）上に存在する16.384MHzの
タイミング信号はFS信号と同期した14段計数器
１４４へ供給される。計数器１４４は符号解読器
１４５へ接続される。後者は第７図の装置の動作
のために必要なタイミング信号、具体的には
SFS，CLK１及びCLK２信号ばかりかCLK１／
２及びCLK２／２と表記された1.024MHzのタイ
ミング信号を供給する。符号解読器１４５は線１
４６を介して比較器１４７へ接続された別の３本
の出力を有する。比較器１４７は３本の線１４８
を介してスイツチング・モジユールのアドレスを
更に受取る。比較器１４７からの出力は１組の
ANDゲート１４９及び１５０へ１方の入力とし
て供給され、両ANDゲートは第２の入力として
夫々SFS信号及び反転器１５１によつて与えられ
る反転記号を受取る。ANDゲート１４９からの
出力はANDゲート１４０及び１４２へ供給され、
ANDゲート１５０からの出力はANDゲート１４
１及び１４３へ供給される。 シフト・レジスタCMD SRはコマンド・メツ
セージのバイト０のビツト０−６を受取る７段の
ヘツダ・レジスタへ、コマンド・メツセージのバ
イト２のビツト１−５を受取る５段コマンド・レ
ジスタへ、コマンド・メツセージのバイト２のビ
ツト７及びバイト３の８ビツト全部を受取る９段
アドレス・レジスタ１５４へ、及びコマンド・メ
ツセージのバイト４のビツト０，１，２，７及び
バイト５の８ビツト全部を受取る12段データ・レ
ジスタ１５５へ接続される。シフト・レジスタ
SCAN SRは64ビツトSCANレジスタ１５６へ接
続される。スーパーフレーム同期（SFS）信号は
第９図に示すようにフレーム同期（FS）信号と
同期される。SFS信号が上昇するときANDされ
たゲート１５０及び１４１からの出力は零に強制
される。３本のアドレス線１４８上の信号のレベ
ルはスイツチング・モジユールのアドレスを表わ
し、そのアドレスは８つの異つた値のうちの任意
の１つを取ることができる。線１４６上の符号解
読器１４５によつて与えられるアドレスがアドレ
ス線１４８上の指定されたアドレスと一致したと
き、比較器１４７からの出力は上昇し、それによ
つて第９図のＳ／Ｃ SU−１と表記された信号
を与える。ANDゲート１４９からの出力は上昇
し、第９図のＣ SU−１信号によつて示された
ように62.5マイクロ秒の間上昇状態に留まる。こ
の時間間隔の間、線１３６上のコマンド・メツセ
ージ・ビツトはCLK1信号を半分にすることによ
つて得られた1.024Mbpsのタイミング信号である
CLK1／２信号の制御の下でシフト・レジスタ
CMD SRにロードされる。上記時間間隔の終り
において、シフト・レジスタCMD SRはANDゲ
ート１４０によつて線１３６から切離され、その
内容は前述のように転送ゲート（図示せず）によ
りレジスタ１５２−１５５へ転送される。500−
62.5＝437.5マイクロ秒の時間間隔がコマンドを
処理するための時間として装置１３５で利用可能
である。レジスタ１５２に記憶されたバイト０の
ビツト４−６が比較器１５７によりアドレス線１
４８上の信号レベルと比較され、もしも等しくな
いことがわかつたならばそのコマンドは実行され
ず、レジスタ１５６中のスキヤン・メツセージの
バイト０のビツト０が「０」にセツトされる。も
しも等しいことがわかつたならば上記ビツト０は
「１」にセツトされ、そしてコマンドが実行され
るのを許す種々のゲート（図示せず）が動作可能
にされる。コマンド・レジスタ１５３に記憶され
たコマンド番号ビツトはラツチ１５８に記憶され
た先行するコマンド・メツセージのコマンド番号
ビツトと排他的ORゲート１５９によつて比較さ
れる。もしも２つのビツトが一致するならばその
コマンドは実行されず、一致しないならばコマン
ド番号ビツトはラツチ１５８に記憶され且つその
コマンドは実行される。入力ポインタ書きコマン
ドの実行は実例により説明する。コマンド・レジ
スタ１５３に結合された符号解読器１６０は
NANDゲート１６２に接続された線１６１のレ
ベルを高める。アドレス・レジスタ１５４に記憶
されたアドレスは母線１１５を介して受取られた
とき時間スロツト計数器６０（第７図）の計数値
と比較器１６３で比較される。もしも等しいこと
がわかつたならば比較器１６３からの出力レベル
は上昇し、NANDゲート１６２の出力にレベル
低下を生じる。このレベル低下は線１６４を介し
て入力ポインタ・メモリIPM−１の読み／書き
入力へ供給され、それはそのデータ出力ゲートを
禁止するのに使用される。データ・レジスタ１５
５に記憶されたバイト５のビツト０−７及びバイ
ト９のビツト７及び０が計数器６０によつて指定
されたメモリIMP−１のアドレスに母線１６５
を介して書込まれる。スキヤン・レジスタ１５６
の内容はコマンドの実行中にロードされ、然る後
普通の手段（図示せず）によりシフト・レジスタ
SCAN SRへ転送される。ANDゲート１５０に
よつて発生されたＳ SU−１信号が上昇すると
き、シフト・レジスタSCAN SRの内容が読出さ
れ、CLK2タイミング信号を半分にすることによ
つて得られるCLK2／２タイミング信号により規
定される率でリンク１３６へ転送される。上記の
実例に示されたようなコマンド及びスキヤン・メ
ツセージのフオーマツトを用いて種々のコマンド
を実行するのに適した手段は、当業者なら容易に
理解できよう。 第１１図は第１図のリング制御装置１１の詳細
なブロツク図を示す。装置１１の上流にある母線
１０HI，１０LO及び同期ループ１２上の信号
は、装置１１の上流にあるタイミング信号ループ
１５の部分を介して受取られた2.048MHzのタイ
ミング信号の制御の下で17段レジスタ１７０へ供
給される。このタイミング信号は2MCR信号と呼
ぶことにする。母線１０LO，１０HIを介してレ
ジスタ１７０に供給されるデータは、次にメモリ
１７３より成り256×８ビツトを夫々記憶する２
つの記憶モジユール１７３LO及び１７３HIのデ
ータ入力へ２つの母線１７１，１７２を介して供
給される。記憶モジユール１７３LO及び１７３
HIのデータ出力は送られるべきフレーム同期信
号をも受取る17段レジスタ１７６へ２つの母線１
７４及び１７５を介して供給される。主タイミン
グ装置１３によつて供給される線１７上のこの信
号は以後TFSと呼ぶことにする。母線１７４，
１７５及び線１７に相当するレジスタ１７６の出
力は装置１１の下流にある母線１０LO，１０HI
及び線１２の部分に夫々接続される。母線１７
４，１７５及び線１７上の信号は、主タイミング
装置１３によつて線１４上に供給され2MCTと表
記された2.048MHzのタイミング信号の反転器１
７８による反転で作られた−2MCTと表記された
タイミング信号の制御の下でレジスタ１７６へ供
給される。フレーム同期ループ１２に関するレジ
スタ１７０の出力は、反転器１８１によつて
2MCR信号を反転して得られる−2MCR信号をＣ
入力に受取るＤ型フリツプフロツプ１８０のＤ入
力へ線１７９を介して接続される。2MCR信号は
フリツプフロツプ１８０からの出力によつて零へ
リセツトされる８ビツト入力アドレス計数器IAC
へ入力として供給される。−2MCT信号は、AND
ゲート１８２へ出力が供給される出力アドレス計
数器OACへ入力として供給される。計数器IAC
からの出力はANDゲート１８３へ供給される。
ANDゲート１８３及び１８２の出力は相互に接
続され且つ母線１８４へ接続されて記憶モジユー
ル１７３LO，１７３HIのアドレス入力へ接続さ
れる。主タイミング装置１３によつて供給される
16MCTと表記された16.384MHzのタイミング信
号は計数器１８５へ供給され、後者は4MCTと表
記された4.096MHzの信号と、−4MCTと表記され
たその反転信号と、8MCTと表記された8.192M
Hzの信号とを出す。−4MCT信号はモジユール１
７３LO及び１７３HIの読み／書き入力、及び
ANDゲート１８２へ供給される。4MCT信号は
ANDゲート１８３へ供給される。16MCT、
8MCT、4MCT、2MCT、−2MCT及び2MCR信
号は書きサイクル選択装置１８６へ供給される。
後者の装置の出力はモジユール１７３LO及び１
７３HIの選択入力へ線１８７を介して接続され
る。装置１８６において、8MCT及び16MCT信
号がＤ型フリツプフロツプ１８８のＤ及びＣ入力
へ夫々供給され、後者の「真」出力はSTGと名
付けられた信号を発生する。その信号は線１８７
へ出力が接続されたORゲート１９０の１方の入
力へ線１８９を介して供給される。2MCT信号及
び8MCT信号はＤ型フリツプ・フロツプ１９１の
Ｄ及びＣ入力へ夫々供給され、後者の「真」出力
はWCGと表記された信号を発生する。その信号
は次にＤ型選択フリツプ・フロツプ１９２のＤ入
力が供給される。そのＣ入力は2MCR信号を受取
る。2MCT信号及び4MCT信号はＤ型フリツプ・
フロツプ１９３のＤ及びＣ入力へ夫々供給され、
その「真」出力はQUADと表記された信号を発
生する。その信号はフリツプ・フロツプ１９２か
らの「真」出力と一緒にANDゲート１９４へ供
給される。−2MCT信号及びフリツプ・フロツプ
１９２からの「相補」出力がANDゲート１９５
に供給される。ANDゲート１９４及び１９５か
らの出力はORゲート１９５へ結合され、その出
力は線１９７を介してORゲート１９０へ供給さ
れる。 リング制御装置１１の主な機能は、リングを廻
つて伝播するため交換チヤネルが必要とする時間
が一定に且つ125マイクロ秒に等しく保たれるよ
うに保障することである。装置１１は主タイミン
グ装置１３によつて発生される信号、即ち2MCT
タイミング信号及び送信されたフレーム同期
（TFS）信号、を基準として用い、そして両信号
と同期した状態で交換チヤネルをリング上に送出
する。装置１１は受取られた2MCR信号及び受取
られたフレーム同期（RFS）信号と同期した状
態でリングから交換チヤネルを受取る。かくて装
置１１の機能は到来する交換チヤネルを基準信号
と再同期化すること、及び両同期化されたチヤネ
ルをリング上に送出することである。 装置１１は弾力性あるバツフアとして働らくバ
ツフア１７３のまわりに構成されている。到来す
る交換チヤネルの内容は、受取られた2MCR信号
と同期した動作する計数器IACによつて与えられ
るアドレスのバツフア中に記憶される。バツフア
の内容は、送信された2MCT信号と同期して動作
する計数器OACの制御の下でリングへ転送され
る。送信されたタイミング信号と受信されたタイ
ミング信号との間に任意の位相関係が存在しても
良いので、読み動作と書き動作との間に生じうる
競合は下記のように解決される。各交換時間スロ
ツト（488ナノ秒）は３つの時間間隔、即ち１つ
のバツフア読み時間間隔及び２つのバツフア書き
時間間隔に分割される。バツフアが実際にロード
されるバツフア書き時間間隔は送信されたタイミ
ング信号及び受信されたタイミング信号間の位相
関係の関数として選択される。第１１図に示され
た実施例では、各交換時間スロツトは実用上の理
由で「４半分時間間隔」と呼ばれる４つの等しい
時間間隔、即ち２つの読み時間間隔（そのうちの
１つだけが実際に使用される）と、WA及びWB
と表記された２つの書き時間間隔とに分割され
る。 第１１図の装置の動作について、第１２図に示
すタイミング図を参照して詳述する。バツフア１
７３はその選択入力レベルが低下したときのみア
ドレスされ、その読み／書き入力が夫々上昇又は
低下の何れかであるかに依存して読みモード又は
書きモードで動作する。 読み動作 第１の４半分時間間隔の間、−4MCT信号が高
であり、それによりバツフア１７３を読みモード
に置く。しかしQUAD及び−2MCT信号は上昇
であるからバツフア１７３の選択入力を上昇レベ
ルに強制し、そのレベルがバツフアを禁止する。
第３の４半分時間間隔の間、−4MCT信号が高で
あり、それによつてバツフア１７３を読みモード
に置きそしてANDゲート１８２を動作可能にす
る。QUAD及び−2MCT信号が低であり線１９
７を低に強制する。線１８９上のSTG信号が低
になるとき、バツフア１７３が線１８７上の低レ
ベルによつて選択され、モジユール１７３LO及
び１７３HI中の計数器OACの内容によつてアド
レスされる記憶場所が読出されて母線１７１及び
１７５へ転送される。これらの母線の内容は−
2MCT信号の次の正に進む遷移において出力レジ
スタ１７６中にロードされる。 書き動作 バツフアをロードするための第２及び第４の時
間間隔の何れかに選択は、「待ち時間」と呼ばれ
る第１及び第２の等しい時間間隔に各交換時間ス
ロツトを先ず分割することによつてなされる。
「待ち時間」は夫々第２及び第４の時間間隔を含
み、到来した交換チヤネルが第１又は第２の「待
ち時間」の間入力レジスタ１７０にロードされた
か否かに依存して、そのときまでに第４又は第２
の４半分時間間隔を選択する。入力レジスタ１７
０のローデイングは2MCR信号の正に進む遷移に
よつて制御される。第１及び第２の「待ち時間」
は第１及び第２の「待ち時間」の間夫々下降及び
上昇するWCG信号によつて決定される。2MCT
信号の正に進む遷移においてもしもWCG信号が
上昇するならば、選択フリツプ・フロツプ１９２
は「１」にセツトされ、その「真」出力及び「相
補」出力は夫々上昇及び下降する。ゲート１９
４，１９５，１９６は、選択フリツプ・フロツプ
が「１」にセツトされたか或は「０」にセツトさ
れたかに依存してQUAD信号或は−2MCT信号
を線１９７に転送する唯１つの選択子として働ら
く。 第１２図はWCG信号が低である間に2MCR信
号の遷移が生じる場合を図示している。フリツ
プ・フロツプ１９２の「真」及び「相補」出力は
夫々高及び低であり、−2MCT信号が線１９７に
供給される。第２の４半分時間の間は、線１９７
上の−2MCT信号がバツフアを禁止するので何事
も起らない。第３の４半分時間の間は、−2MCT
信号が低であり、バツフアは上述のように読みモ
ードで動作する。第４の４半分時間の間は、
4MCT信号が高であることにより、計数器IACに
よつて与えられるアドレスがANDゲート１８３
を介して記憶モジユール１７３LO及び１７３HI
（両者は書きモードにある）のアドレス入力へゲ
ートされるのを可能にする。STG信号が下降す
るとき母線１７１及び１７２の内容が、モジユー
ル１７３LO及び１７３HIの計数器IACによつて
指示されるアドレスに書込まれる。 もしも2MCR信号の正に進む遷移がWCGの高
の間に生じたならば、到来する交換チヤネルの内
容がこの遷移に続く第２の４半分時間間隔中バツ
フア１７３に書込まれる。例えば第１２図を参照
すると、もしも2MCRの正に進む遷移がT1で生
じるならば、バツフアは同一の交換時間スロツト
の第２の４半分時間間隔の間にロードされる。も
しも2MCRの正に進む遷移がT2で生じるならば、
バツフアは次の交換時間スロツトの第２の４半分
時間間隔の間にロードされる。 第１３図には主タイミング装置１３及び従タイ
ミング装置１８の実例を示すタイミング装置のブ
ロツク図が図示されている。ループ１５の上流に
存在する2.048MHzタイミング信号が、通常は位
相比較器２０１、ループ・フイルタ２０２、及び
16.384MHzの公称周波数を有する電圧制御オシレ
ータ（VCO）２０３より成る位相ロツクド・オ
シレータ（PLO）２００へ供給される。VCO２
０３からの出力はANDゲート２０４へ供給され、
後者の出力は共通端子が線１９（第１図）へ接続
されている２端子スイツチ２０５のＳと表記され
た１方の端子へ接続される。ANDゲート２０４
からの出力は３段計数器２０６へも供給され、後
者の出力は位相比較器２０１の他の入力へ線２１
７を介して接続されると共に２端子スイツチ２０
７のＳと表記された１方の端子へ接続される。２
端子スイツチ２０７の共通端子はループ１５の下
流位置へ接続される。計数器２０６の出力は２端
子スイツチ２１８のＳと表記された端子へも接続
される。線１５及び１６はタイミング信号チエツ
ク装置２０８へ接続され、後者の出力は線２０９
を介してANDゲート２０４の１方の入力へ接続
される。線１５は、線２１９を介して装置２０８
へ共通端子が接続されているスイツチ２１８のＭ
と表記された他方の端子へ接続される。タイミン
グ信号源２１０は16.384MHzの公称周波数を有す
る主水晶オシレータ２１１と、オシレータ２１１
からの出力によつて制御される11段計数器２１２
とより成り、オシレータ２１１の出力はスイツチ
２０５のＭと表記された端子へも接続される。計
数器２１２の第３段はスイツチ２０７の端子Ｍ及
び２つのＤ型フリツプ・フロツプ２１３，２１４
のクロツク入力へ接続される。計数器２１２の第
11段はフリツプ・フロツプ２１３のＤ入力へ接続
され、後者の「真」出力はフリツプ・フロツプ２
１４のＤ入力へ接続される。フリツプ・フロツプ
２１３からの「真」出力及びフリツプ・フロツプ
２１４からの「相補」出力はANDゲート２１５
へ供給され、後者の出力は２端子スイツチ２１６
の端子Ｍへ接続される。スイツチ２１６の端子Ｓ
は接続されず、その共通端子は線１７（第１図）
へ接続される。 従タイミング装置１８、スイツチ２０５，２０
７，２１６及び２１８の何れもすべて位置Ｓにセ
ツトされ、タイミング信号源は与えられない。線
１５上の2.048MHzタイミング信号はPLO２００
へ供給され、後者はろ波された16.384MHzのタイ
ミング信号を周知の態様で発生する。動作につい
て説明すると、線２０９は高であり、PLOによ
つて発生された信号は線１９（第１図）を介して
スイツチング装置のすべての構成要素へ供給され
る。計数器２０６の出力に再発生された2.048M
Hzのタイミング信号が得られ、そのタイミング信
号はPLO２００の入力へ周知態様でフイードバ
ツクされ且つタイミング信号線１５の下流位置へ
も送られる。線１５の上流位置にタイミング信号
が存在しないか又はタイミング信号がPLO２０
０をもはや正しく制御できない場合、又はもつと
一般的にタイミング信号が間違つている場合、こ
の状態は装置２０８によつて検出されて線２０９
を低下させ、それによつてANDゲート２０４を
禁止し且つ線１５の下流位置のタイミング信号及
び16.384MHz信号がスイツチング装置の構成要素
へ供給されるのを防止する。線２０９上の信号は
制御器２０へも送られる。従タイミング装置にお
いてタイミング信号チエツク装置２０８は、線１
６上のフレーム同期信号が線２１７、スイツチ２
１８（位置Ｓにセツトされている）及び線２１９
を介して装置２０８へ供給された再発生タイミン
グ信号と同期化されていることをもチエツクす
る。もしも両信号が同期していないならば、装置
２０８は線２０９を低にする。 主タイミング装置１３において、スイツチ２０
５，２０７，２１６及び２１８はすべて位置Ｍに
セツトされ、PLO２００及び計数器２０６には
与えられない。16.384MHz信号が主水晶オシレー
タ２１１によつて供給される。線１５の下流位置
へ供給される2.048MHzタイミング信号が計数器
２１２によつて与えられ、計数器２１２の第11番
目の段へ接続された線上の信号は50％デユーテイ
（継続）サイクルを有する8KHz信号である。8K
Hz信号は2.048MHz信号と同期したフリツプ・フ
ロツプ２１３の「真」出力で得られる。フリツ
プ・フロツプ２１３からの出力信号は反転され且
つ2.048MHz信号の周期に等しい時間間隔即ち488
ナノ秒遅延されてフリツプ・フロツプ２１４の
「相補」出力で得られる。かくてANDゲート２１
５の出力において各488ナノ秒の幅を有する8KHz
パルスの列が得られる。このパルス列は線１７を
介してリング制御装置１１へ供給されるフレーム
同期信号である。タイミング信号チエツク装置２
０８は線１５の上流位置に存在するタイミング信
号と、線１６上のフレーム同期信号及びスイツチ
２１８（位置Ｍにセツトされている）を介して装
置２０８が受取つた線１５上のタイミング信号間
の同期とをチエツクする。装置２０８は異常状態
を制御器２０へ報告する。 ［作用効果］ 本発明によれば端末の位置に無関係に入力信号
及び出力信号の間に一定の遅延を保証し、データ
信号及びデジタル化音声信号のスイツチングを従
来装置よりも低コストで実現しうる効果がある。

【図面の簡単な説明】

第１図は本発明に従うスイツチング回路網の一
般的構成を示す図、第２図は第１図のスイツチン
グ回路網のデータ流を示す図、第３図はスイツチ
ング・モジユールSM−１及びSM−Ｎに夫々取
付けられた２つの局Ａ及びＢ間に確立される２方
向性コミユニケーシヨンを示す図、第４図は同じ
スイツチング・モジユールに取付けられた２つの
局Ａ及びＢ間に確立される２方向性コミユニケー
シヨンの概略図、第５図は１つの送信局及び幾つ
かの受信局間のいわゆる「放送」型の１方向性コ
ミユニケーシヨンの概略図、第６図は幾つかの送
信局及び１つの受信局のいわゆる「イン・キヤス
ト」型の１方向性コミユニケーシヨンの概略図、
第７図は第７Ａ図乃至第７Ｆ図の接続関係を示す
図、第７Ａ図乃至第７Ｆ図はスイツチング・モジ
ユールのブロツク図、第８図は第７Ａ図乃至第７
Ｆ図はスイツチング・モジユールの動作を示すタ
イミング図、第９図は第７Ａ図乃至第７Ｆ図の制
御装置１３５の動作を示す動作を示すタイミング
図、第１０図は第７Ａ図乃至第７Ｆ図の制御装置
１３５のブロツク図、第１１図は第１図のリング
制御装置１１のブロツク図、第１２は第１１のリ
ング制御装置１１の動作を示すタイミング図、第
１３は第１図のタイミング装置１３及び１８の実
例を示す図である。 １０……１方向性閉ループ・リンク、１１……
リング制御装置、１２……同期ループ、１３……
主タイミング装置、１４……線、１５……閉ルー
プ、１６……線、１７……線、１８……従タイミ
ング装置、１９……線、２０……制御器。

Claims (1)

1. 【特許請求の範囲】 １ 入力多重リンク（IML）上の少なくとも一
   つの入力時間分割チヤネルを出力多重リンク上
   （OML）の少なくとも一つの出力時間分割チヤネ
   ルへ選択的に接続するためのスイツチングシステ
   ムであつて、 複数個の時間分割交換チヤネルを持ち、持続時
   間の等しい複数個の繰返しフレームを時間分割多
   重モードで循環する一方向性閉ループ１０と、 多重メツセージと同期したフレーム同期信号を
   循環させ上記一方向性閉ループを同期化する同期
   リンク１２と、 多重メツセージが上記一方向性閉ループを回つ
   て移動する所要時間を一定に、かつ、フレームの
   持続時間と等しく保つためのリング制御手段１１
   と、 所望の入力多重リンクおよび出力多重リンク間
   の接続を与えるため上記一方向性閉ループに接続
   された複数個のスイツチング・モジユール
   （SM）とを備え、 上記スイツチング・モジユールは入力多重リン
   ク（IML）上の少なくとも一つの入力時間分割
   チヤネルへ選択的に接続するための入力ハツフア
   （IB）と入力ポインタメモリ（IPM）を含む入力
   時間分割スイツチと、上記入力時間分割スイツチ
   を上記一方向性閉ループ・リンクへ選択的に接続
   するためのリング・ゲート手段（RG）と、少な
   くとも一つの時間分割交換チヤネルを出力多重リ
   ンク（OML）上の少なくとも一つの出力時間分
   割チヤネルへ選択的に接続するための出力バツフ
   ア（OB）と出力ポインタメモリ（OPM）を含む
   出力時間分割スイツチと、上記スイツチングシス
   テム全体を制御する制御器２０から受け取つた制
   御メツセージに応答して入力時間分割スイツチお
   よび出力時間分割スイツチを制御するための制御
   手段１３５と、入力時間分割スイツチ、出力時間
   分割スイツチ、リング・ゲート手段および制御手
   段の間に、同期関係を与えるための時間スロツト
   計数器６０とを含み、 上記制御器は通信する局ごとの上記入力多重リ
   ンクのチヤネル番号と上記出力多重リンクのチヤ
   ネル番号、一の通信ごとの上記一方向性閉ループ
   上の交換チヤネル番号を割り当て、 上記交換チヤネル番号と上記入力多重リンクの
   チヤネル番号の第一の対応関係が上記入力ポイン
   タメモリに記憶されており、 上記交換チヤネル番号と上記出力多重リンクの
   チヤネル番号の第二の対応関係が上記出力ポイン
   タメモリに記憶されており、 上記入力ポインタメモリを上記時間スロツト計
   数器の出力値をアドレス番号としてアクセスして
   得られた上記第一の対応関係を利用して、上記入
   力バツフアに上記入力多重リンクからデータを書
   き込み、 上記出力ポインタメモリを上記時間スロツト計
   数器の出力値をアドレス番号としてアクセスして
   得られた上記第二の対応関係を利用して、上記出
   力バツフアから上記出力多重リンクへデータを読
   み出し、 異なる上記スイツチングモジユールに存在する
   局間の通信においては上記リングゲート手段を介
   して、上記一方向性閉ループによつてデータを転
   送することにより、 多局間通信を行うことを可能としたスイツチン
   グシステム。