JPH0566625B2 - - Google Patents
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- Publication number
- JPH0566625B2 JPH0566625B2 JP61100334A JP10033486A JPH0566625B2 JP H0566625 B2 JPH0566625 B2 JP H0566625B2 JP 61100334 A JP61100334 A JP 61100334A JP 10033486 A JP10033486 A JP 10033486A JP H0566625 B2 JPH0566625 B2 JP H0566625B2
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- JP
- Japan
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- subchannel
- pointer
- control unit
- data transfer
- rotation
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
〔概要〕
ロジカル・コントロール・ユニツトに属するサ
ブチヤネルのパス選択に用いられるローテーシヨ
ン・ポインタを、該ロジカル・コントロール・ユ
ニツトの制御テーブルに設けたパス選択方式であ
る。
ブチヤネルのパス選択に用いられるローテーシヨ
ン・ポインタを、該ロジカル・コントロール・ユ
ニツトの制御テーブルに設けたパス選択方式であ
る。
本発明は、コンピユータ・システム、特に中央
処理装置によつて発行されたＩ／Ｏ要求が、各デ
バイスに対応するサブチヤネルをキユーのエント
リとすると共にロジカル・コントロール・ユニツ
トの制御テーブルをキユーのアンカとするキユー
によつて、管理されるコンピユータ・システムに
おけるパス管理方式に関するものである。
処理装置によつて発行されたＩ／Ｏ要求が、各デ
バイスに対応するサブチヤネルをキユーのエント
リとすると共にロジカル・コントロール・ユニツ
トの制御テーブルをキユーのアンカとするキユー
によつて、管理されるコンピユータ・システムに
おけるパス管理方式に関するものである。
現在、中央処理装置が発行したＩ／Ｏ要求が上
記ロジカル・コントロール・ユニツト毎にエンキ
ユーされ、この要求のキユーをチヤネル処理装置
がスキヤンし、このＩ／Ｏ要求をフエツチして実
行するという技術が主流となりつつある。この技
術に於いて、各キユーのエントリは、個々のデバ
イスに１対１に対応し、これらのデバイスの状態
を反映するサブチヤネルである。この場合、上記
ロジカル・コントロール・ユニツトはＩ／Ｏ構成
により作成される。即ち、ロジカル・コントロー
ル・ユニツトは物理的なコントロール・ユニツト
の集合であつて、１デバイスをシエア（share）
している物理コントロール・ユニツトは同一のロ
ジカル・コントロール・ユニツトに属すると言う
アルゴリズムで作成される。
記ロジカル・コントロール・ユニツト毎にエンキ
ユーされ、この要求のキユーをチヤネル処理装置
がスキヤンし、このＩ／Ｏ要求をフエツチして実
行するという技術が主流となりつつある。この技
術に於いて、各キユーのエントリは、個々のデバ
イスに１対１に対応し、これらのデバイスの状態
を反映するサブチヤネルである。この場合、上記
ロジカル・コントロール・ユニツトはＩ／Ｏ構成
により作成される。即ち、ロジカル・コントロー
ル・ユニツトは物理的なコントロール・ユニツト
の集合であつて、１デバイスをシエア（share）
している物理コントロール・ユニツトは同一のロ
ジカル・コントロール・ユニツトに属すると言う
アルゴリズムで作成される。
第５図は入出力構成の１例を示す図である。第
５図において、１は中央処理装置、２は記憶制御
装置、３はチヤネル処理装置、４ないし７はチヤ
ネル、８ないし１１は物理コントロール・ユニツ
ト、１２と１３はＩ／Ｏデバイス、１４と１５は
サブチヤネル、１６は主記憶装置、１７は制御テ
ーブルをそれぞれ示している。１デバイスをシエ
アしている物理コントロール・ユニツトは全て同
一のロジカル・コントロール・ユニツトに属する
ので、物理コントロール・ユニツト８〜１１及び
Ｉ／Ｏデバイス１２と１３は全て同一のロジカ
ル・コントロール・ユニツトに含まれている。こ
のロジカル・コントロール・ユニツトに対応する
制御テーブルは１７であり、主記憶１６上におか
れる。サブチヤネル１４はＩ／Ｏデバイス１２に
対応し、サブチヤネル１５はＩ／Ｏデバイス１３
に対応している。これらのサブチヤネル１４，１
５も主記憶１６上に置かれる。
５図において、１は中央処理装置、２は記憶制御
装置、３はチヤネル処理装置、４ないし７はチヤ
ネル、８ないし１１は物理コントロール・ユニツ
ト、１２と１３はＩ／Ｏデバイス、１４と１５は
サブチヤネル、１６は主記憶装置、１７は制御テ
ーブルをそれぞれ示している。１デバイスをシエ
アしている物理コントロール・ユニツトは全て同
一のロジカル・コントロール・ユニツトに属する
ので、物理コントロール・ユニツト８〜１１及び
Ｉ／Ｏデバイス１２と１３は全て同一のロジカ
ル・コントロール・ユニツトに含まれている。こ
のロジカル・コントロール・ユニツトに対応する
制御テーブルは１７であり、主記憶１６上におか
れる。サブチヤネル１４はＩ／Ｏデバイス１２に
対応し、サブチヤネル１５はＩ／Ｏデバイス１３
に対応している。これらのサブチヤネル１４，１
５も主記憶１６上に置かれる。
第６図はサブチヤネルの構成例を示す図であ
る。第６図において、１８は排他制御のためのロ
ツクバイト、１９はキユーのエントリとなる為の
ネクスト・ポインタ、２０はローテーシヨン・ポ
インタである。第７図はキユーの構成例を示す図
である。第７図において、２１はトツプ・サブチ
ヤネル・ポインタを示す。
る。第６図において、１８は排他制御のためのロ
ツクバイト、１９はキユーのエントリとなる為の
ネクスト・ポインタ、２０はローテーシヨン・ポ
インタである。第７図はキユーの構成例を示す図
である。第７図において、２１はトツプ・サブチ
ヤネル・ポインタを示す。
いま、サブチヤネル１４，１５が共にＩ／Ｏ要
求を持つており、ロジカル・コントロール・ユニ
ツトの制御テーブル１７内のトツプ・サブチヤネ
ル・ポインタ２１及びネクスト・ポインタ１９に
よつて、サブチヤネル１４，１５の順に点線で示
す様に接続されたとする。且つサブチヤネル１４
のローテーシヨン・ポインタ２０がチヤネル・パ
ス４−８−１２を、サブチヤネル１５のローテー
シヨン・ポインタ２０がチヤネルパス４−８−１
３を示していたとする。チヤネル処理装置３は、
ロジカル・コントロール・ユニツトの制御テーブ
ル１７をフイツチし、そのトツプ・サブチヤネ
ル・ポインタ２１によつてサブチヤネル１４を排
他的にフエツチし、その内容を検討して、起動を
試みる。このとき特に或るパスを使用する必要が
無いならば、ローテーシヨン・アルゴリズムによ
つてパス選択を試み、上記ポインタ２０の値によ
つて、パス４−８−１２を使用する。この起動が
成功すると、チヤネル処理装置３はサブチヤネル
１４をデキユーする。この際、サブチヤネル１４
のネクスト・ポインタ１９の値をロジカル・コン
トロール・ユニツトの制御テーブル１７のトツ
プ・サブチヤネル・ポインタ２１にコピーしてお
く。次に、チヤネル処理装置３がロジカル・コン
トロール・ユニツトの制御テーブル１７に注目し
た時、チヤネル処理装置３は同様にサブチヤネル
１５をフエツチする。この時、同様にローテーシ
ヨン・アルゴリズムが使用されると、チヤネル処
理装置３はサブチヤネル１５のローテーシヨン・
ポインタ２０の値によつて、パス４−８−１３を
チエツクするであろう。ところがチヤネル４及び
物理コントロール・ユニツト８は先程使用された
ばかりであるから、未だビジーである確率は大き
い。従つて、このチエツクは失敗し、オーバヘツ
ドが発生することとなる。
求を持つており、ロジカル・コントロール・ユニ
ツトの制御テーブル１７内のトツプ・サブチヤネ
ル・ポインタ２１及びネクスト・ポインタ１９に
よつて、サブチヤネル１４，１５の順に点線で示
す様に接続されたとする。且つサブチヤネル１４
のローテーシヨン・ポインタ２０がチヤネル・パ
ス４−８−１２を、サブチヤネル１５のローテー
シヨン・ポインタ２０がチヤネルパス４−８−１
３を示していたとする。チヤネル処理装置３は、
ロジカル・コントロール・ユニツトの制御テーブ
ル１７をフイツチし、そのトツプ・サブチヤネ
ル・ポインタ２１によつてサブチヤネル１４を排
他的にフエツチし、その内容を検討して、起動を
試みる。このとき特に或るパスを使用する必要が
無いならば、ローテーシヨン・アルゴリズムによ
つてパス選択を試み、上記ポインタ２０の値によ
つて、パス４−８−１２を使用する。この起動が
成功すると、チヤネル処理装置３はサブチヤネル
１４をデキユーする。この際、サブチヤネル１４
のネクスト・ポインタ１９の値をロジカル・コン
トロール・ユニツトの制御テーブル１７のトツ
プ・サブチヤネル・ポインタ２１にコピーしてお
く。次に、チヤネル処理装置３がロジカル・コン
トロール・ユニツトの制御テーブル１７に注目し
た時、チヤネル処理装置３は同様にサブチヤネル
１５をフエツチする。この時、同様にローテーシ
ヨン・アルゴリズムが使用されると、チヤネル処
理装置３はサブチヤネル１５のローテーシヨン・
ポインタ２０の値によつて、パス４−８−１３を
チエツクするであろう。ところがチヤネル４及び
物理コントロール・ユニツト８は先程使用された
ばかりであるから、未だビジーである確率は大き
い。従つて、このチエツクは失敗し、オーバヘツ
ドが発生することとなる。
上述のように従来の技術では、或るサブチヤネ
ルが次に使用するべきチヤネル・パスを決定する
ために用いられる所のローテーシヨン・ポインタ
は、各サブチヤネルに存在した。ところが、各チ
ヤネル・パスが使用可能であるか否かは他のデバ
イスに関して該チヤネル・パスが動作中であるか
否かによるのであり、各サブチヤネルが独立して
ローテーシヨン・ポインタを持つことは使用不可
能なチヤネル・パスに対し使用の可／不可をチエ
ツクする無駄な作業の量を増す結果を生む。ま
た、負荷を分散する為めにローテーシヨン・ポイ
ンタによる選択技術が考案されたにも関わらず、
個々のチヤネル・パスの状況と独立した位置にロ
ーテーシヨン・ポインタを置くことは負荷の分散
効果を弱める。更に、１ロジカル・コントロー
ル・ユニツトに属する全てのサブチヤネルにロー
テーシヨン・ポインタが置かれる為に全体として
の容量が大きいものとなり、貴重な主記憶容量が
割かれることになる。
ルが次に使用するべきチヤネル・パスを決定する
ために用いられる所のローテーシヨン・ポインタ
は、各サブチヤネルに存在した。ところが、各チ
ヤネル・パスが使用可能であるか否かは他のデバ
イスに関して該チヤネル・パスが動作中であるか
否かによるのであり、各サブチヤネルが独立して
ローテーシヨン・ポインタを持つことは使用不可
能なチヤネル・パスに対し使用の可／不可をチエ
ツクする無駄な作業の量を増す結果を生む。ま
た、負荷を分散する為めにローテーシヨン・ポイ
ンタによる選択技術が考案されたにも関わらず、
個々のチヤネル・パスの状況と独立した位置にロ
ーテーシヨン・ポインタを置くことは負荷の分散
効果を弱める。更に、１ロジカル・コントロー
ル・ユニツトに属する全てのサブチヤネルにロー
テーシヨン・ポインタが置かれる為に全体として
の容量が大きいものとなり、貴重な主記憶容量が
割かれることになる。
本発明は、このような点に鑑みて創作されたも
のであつて、チヤネル・パスの選択を少ないオー
バヘツド（overhead）で行い得る共に、チヤネ
ル・パスの選択のめたに使用される主記憶領域を
減少出来るようになつたパス選択方式を提供する
ことを目的としている。
のであつて、チヤネル・パスの選択を少ないオー
バヘツド（overhead）で行い得る共に、チヤネ
ル・パスの選択のめたに使用される主記憶領域を
減少出来るようになつたパス選択方式を提供する
ことを目的としている。
第１図は本発明が適用される入出力システムの
構成例を示す図である。第１図において、３１は
中央処理装置、３２は記憶制御装置、３３はチヤ
ネル処理装置、３４ないし３７はチヤネル、３８
ないし４１は物理コントロール・ユニツト、４２
と４３はＩ／Ｏデバイス、４４と４５はサブチヤ
ネル、４６は主記憶装置、４７は制御テーブルを
それぞれ示している。Ｉ／Ｏデバイス４２に対応
してサブチヤネル４４が存在し、Ｉ／Ｏデバイス
４３に対応してサブチヤネル４５が存在し、これ
らのサブチヤネル４４，４５は主記憶４６に格納
される。Ｉ／Ｏデバイス４２，４３及び物理コン
トロール・ユニツト３８ないし４１は同一のロジ
カル・コントロール・ユニツトに属する。このロ
ジカル・コントロール・ユニツトに対応する制御
テーブルは４７である。制御テーブル４７も主記
憶４６上に存在する。
構成例を示す図である。第１図において、３１は
中央処理装置、３２は記憶制御装置、３３はチヤ
ネル処理装置、３４ないし３７はチヤネル、３８
ないし４１は物理コントロール・ユニツト、４２
と４３はＩ／Ｏデバイス、４４と４５はサブチヤ
ネル、４６は主記憶装置、４７は制御テーブルを
それぞれ示している。Ｉ／Ｏデバイス４２に対応
してサブチヤネル４４が存在し、Ｉ／Ｏデバイス
４３に対応してサブチヤネル４５が存在し、これ
らのサブチヤネル４４，４５は主記憶４６に格納
される。Ｉ／Ｏデバイス４２，４３及び物理コン
トロール・ユニツト３８ないし４１は同一のロジ
カル・コントロール・ユニツトに属する。このロ
ジカル・コントロール・ユニツトに対応する制御
テーブルは４７である。制御テーブル４７も主記
憶４６上に存在する。
第２図は本発明のサブチヤネル構成例を示す図
である。第２図において、４８は排他制御のため
のロツクバイト、４９はネクスト・ポインタであ
る。サブチヤネルには、対応するデバイスの現ス
テータス及びそのデバイスが使用できるＩ／Ｏパ
スの指定などが記入される。第３図は本発明の制
御テーブルの構成例を示す図である。第３図にお
いて、５０はローテーシヨン・ポインタ、５１は
トツプ・サブチヤネル・ポインタをそれぞれ示
す。制御テーブル４７には、該ロジカル・コント
ロールを構成する物理コントロール・ユニツトに
関する情報、例えばＩ／Ｏプロトコル情報が接続
されるチヤネルのID、コントロール・ユニツト
種別、ロジカル・コントロール・ユニツトに接続
されるデバイスの数及びそのIDなどが記入され
る。
である。第２図において、４８は排他制御のため
のロツクバイト、４９はネクスト・ポインタであ
る。サブチヤネルには、対応するデバイスの現ス
テータス及びそのデバイスが使用できるＩ／Ｏパ
スの指定などが記入される。第３図は本発明の制
御テーブルの構成例を示す図である。第３図にお
いて、５０はローテーシヨン・ポインタ、５１は
トツプ・サブチヤネル・ポインタをそれぞれ示
す。制御テーブル４７には、該ロジカル・コント
ロールを構成する物理コントロール・ユニツトに
関する情報、例えばＩ／Ｏプロトコル情報が接続
されるチヤネルのID、コントロール・ユニツト
種別、ロジカル・コントロール・ユニツトに接続
されるデバイスの数及びそのIDなどが記入され
る。
第４図は本発明によるキユーの構成例を示す図
である。いま、サブチヤネル４４，４５が共に
Ｉ／Ｏ要求を持つており、ロジカル・コントロー
ル・ユニツトの制御テーブル４７内のトツプ・サ
ブチヤネル・ポインタ５１及びネクスト・ポイン
タ４９によつてサブチヤネル４４，４５の順に点
線で示す様に接続されたとする。いま、ローテー
シヨン・ポインタ５０が01の値を持ち、チヤネ
ル・パス３５−３９を指しているとする。なお、
３４−３８のパスの識別子が00であり、３５−３
９のパスの識別子は01であり、３６−４０のパス
の識別子が02であり、３７−４１のパスの識別子
が03である。
である。いま、サブチヤネル４４，４５が共に
Ｉ／Ｏ要求を持つており、ロジカル・コントロー
ル・ユニツトの制御テーブル４７内のトツプ・サ
ブチヤネル・ポインタ５１及びネクスト・ポイン
タ４９によつてサブチヤネル４４，４５の順に点
線で示す様に接続されたとする。いま、ローテー
シヨン・ポインタ５０が01の値を持ち、チヤネ
ル・パス３５−３９を指しているとする。なお、
３４−３８のパスの識別子が00であり、３５−３
９のパスの識別子は01であり、３６−４０のパス
の識別子が02であり、３７−４１のパスの識別子
が03である。
チヤネル処理装置３３は、ロジカル・コントロ
ール・ユニツトの制御テーブル４７をフエツチ
し、そのトツプ・サブチヤネル・ポインタ５１に
よつてサブチヤネル４４を排他的にフエツチし、
その内容を検討して起動を試みる。このとき特に
或るパスを使用する必要が無いならば、ローテー
シヨン・アルゴリズムによつてパス選択を試み、
ローテーシヨン・ポインタ５０の値によつて、パ
ス３５−３９−４２を使用する。この起動が成功
すると、チヤネル処理装置３３はサブチヤネル４
４をデキユーする。即ち、サブチヤネル４４のネ
クスト・ポインタ４９の値をロジカル・コントロ
ール・ユニツト４７のトツプ・サブチヤネル・ポ
インタ５１にコピーし、ローテーシヨン・ポイン
タ５１の値を＋１し、02にして置く。次に、チヤ
ネル処理装置３３がロジカル・コントロール・ユ
ニツトの制御テーブル４７に注目した時、チヤネ
ル処理装置３３は同様にサブチヤネル４５をフエ
ツチする。この時、同様にローテーシヨン・アル
ゴリズム、即ちロジカル・コントロール・ユニツ
トに含まれるＩ／Ｏパス（チヤネル−物理コント
ロール・ユニツト−デバイスの経路）を順に使用
して行くと言うアルゴリズムが使用されると、チ
ヤネル処理装置３３は、ロジカル・コントロー
ル・ユニツトの制御テーブル４７のローテーシヨ
ン・ポインタ５０の値によつて、パス３５−３９
−４３ではなく、パス３６−４０−４３をチエツ
クすることになる。これにより、上述した従来の
技術の説明した問題点が解決されたわけである。
ール・ユニツトの制御テーブル４７をフエツチ
し、そのトツプ・サブチヤネル・ポインタ５１に
よつてサブチヤネル４４を排他的にフエツチし、
その内容を検討して起動を試みる。このとき特に
或るパスを使用する必要が無いならば、ローテー
シヨン・アルゴリズムによつてパス選択を試み、
ローテーシヨン・ポインタ５０の値によつて、パ
ス３５−３９−４２を使用する。この起動が成功
すると、チヤネル処理装置３３はサブチヤネル４
４をデキユーする。即ち、サブチヤネル４４のネ
クスト・ポインタ４９の値をロジカル・コントロ
ール・ユニツト４７のトツプ・サブチヤネル・ポ
インタ５１にコピーし、ローテーシヨン・ポイン
タ５１の値を＋１し、02にして置く。次に、チヤ
ネル処理装置３３がロジカル・コントロール・ユ
ニツトの制御テーブル４７に注目した時、チヤネ
ル処理装置３３は同様にサブチヤネル４５をフエ
ツチする。この時、同様にローテーシヨン・アル
ゴリズム、即ちロジカル・コントロール・ユニツ
トに含まれるＩ／Ｏパス（チヤネル−物理コント
ロール・ユニツト−デバイスの経路）を順に使用
して行くと言うアルゴリズムが使用されると、チ
ヤネル処理装置３３は、ロジカル・コントロー
ル・ユニツトの制御テーブル４７のローテーシヨ
ン・ポインタ５０の値によつて、パス３５−３９
−４３ではなく、パス３６−４０−４３をチエツ
クすることになる。これにより、上述した従来の
技術の説明した問題点が解決されたわけである。
以上の説明から明らかなように、本発明によれ
ば、或るロジカル・コントロール・ユニツトに属
する全てのサブチヤネルの起動時のパス選択には
ロジカル・コントロールの制御テーブルのローテ
ーシヨン・ポインタが用いられる為、チヤネル・
パスを構成する物理コントロール・ユニツト及び
チヤネルの内の物理コントロール・ユニツトの負
荷分散に対しては論理的に大きな効果を生む。ま
た、使用可／不可のチエツクが最も昔に行われた
チヤネル・パスが次にチエツクされる筈であるか
ら、無駄なチエツクによるオーバヘツドも小さ
い。更に、或るサブチヤネルが同時に複数個のロ
ジカル・コントロール・ユニツトに属することは
ないので、必ずロジカル・コントロール・ユニツ
トの総数はサブチヤネルの総数を遥かに下回り、
従つて記憶容量も縮小される。
ば、或るロジカル・コントロール・ユニツトに属
する全てのサブチヤネルの起動時のパス選択には
ロジカル・コントロールの制御テーブルのローテ
ーシヨン・ポインタが用いられる為、チヤネル・
パスを構成する物理コントロール・ユニツト及び
チヤネルの内の物理コントロール・ユニツトの負
荷分散に対しては論理的に大きな効果を生む。ま
た、使用可／不可のチエツクが最も昔に行われた
チヤネル・パスが次にチエツクされる筈であるか
ら、無駄なチエツクによるオーバヘツドも小さ
い。更に、或るサブチヤネルが同時に複数個のロ
ジカル・コントロール・ユニツトに属することは
ないので、必ずロジカル・コントロール・ユニツ
トの総数はサブチヤネルの総数を遥かに下回り、
従つて記憶容量も縮小される。
第１図は本発明が適用される入出力システムの
構成例、第２図は本発明のサブチヤネルの構成
例、第３図は本発明の制御テーブルの構成例、第
４図は本発明のキユーの構成例、第５図は入出力
構成例を示す図、第６図は従来のサブチヤネルの
構成例を示す図、第７図は従来のキユーの構成例
を示す図である。 ３１……中央処理装置、３２……記憶制御装
置、３３……チヤネル処理装置、３４ないし３７
……チヤネル、３８ないし４１……物理コントロ
ール・ユニツト、４２と４３……Ｉ／Ｏデバイ
ス、４４と４５……サブチヤネル、４６……主記
憶装置、４７……制御テーブル、４８……排他制
御のためのロツクバイト、４９……ネクスト・ポ
インタ。５０……ローテーシヨン・ポインタ、５
１……トツプ・サブチヤネル・ポインタ。
構成例、第２図は本発明のサブチヤネルの構成
例、第３図は本発明の制御テーブルの構成例、第
４図は本発明のキユーの構成例、第５図は入出力
構成例を示す図、第６図は従来のサブチヤネルの
構成例を示す図、第７図は従来のキユーの構成例
を示す図である。 ３１……中央処理装置、３２……記憶制御装
置、３３……チヤネル処理装置、３４ないし３７
……チヤネル、３８ないし４１……物理コントロ
ール・ユニツト、４２と４３……Ｉ／Ｏデバイ
ス、４４と４５……サブチヤネル、４６……主記
憶装置、４７……制御テーブル、４８……排他制
御のためのロツクバイト、４９……ネクスト・ポ
インタ。５０……ローテーシヨン・ポインタ、５
１……トツプ・サブチヤネル・ポインタ。
Claims (1)
- 【特許請求の範囲】 １ 各Ｉ／Ｏデバイス４２，４３に対応して設け
られたサブチヤネル４４，４５をエントリとする
キユーが、これらのデバイスを使用する可能性の
あるデータ転送路群をまとめたロジカル・コント
ロール・ユニツトの制御テーブル４７をアンカと
して構成され、チヤネル処理装置３３が、ロジカ
ル・コントロール・ユニツトの制御テーブル４７
をスキヤンし、個々のサブチヤネル４４，４５を
フエツチし、フエツチしたサブチヤネルに対応す
るＩ／Ｏデバイスの起動を行う様なコンピユー
タ・システムに於いて、 上記データ転送路群に属する一つのデータ転送
路を示すローテーシヨン・ポインタ５０を上記ロ
ジカル・コントロール・ユニツトの制御テーブル
４７に設け、 フエツチしたサブチヤネルに対応するＩ／Ｏデ
バイスを何れのデータ転送路を使用して起動する
かを決定する際に、上記制御テーブル４７に設け
られたローテーシヨン・ポインタ５０の内容を参
照して起動を試み、 上記ローテーシヨン・ポインタ５０で示された
データ転送路によるＩ／Ｏデバイスの起動が成功
した場合には、上記データ転送路群に属する他の
データ転送路を示すように上記ローテーシヨン・
ポインタ５０の内容を更新すると共に、フエツチ
したサブチヤネルをデキユーすることを特徴とす
るパス選択方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10033486A JPS62256153A (ja) | 1986-04-30 | 1986-04-30 | パス選択方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10033486A JPS62256153A (ja) | 1986-04-30 | 1986-04-30 | パス選択方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62256153A JPS62256153A (ja) | 1987-11-07 |
| JPH0566625B2 true JPH0566625B2 (ja) | 1993-09-22 |
Family
ID=14271241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10033486A Granted JPS62256153A (ja) | 1986-04-30 | 1986-04-30 | パス選択方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62256153A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2513811B2 (ja) * | 1988-10-24 | 1996-07-03 | 富士通株式会社 | 入出力制御方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5789127A (en) * | 1980-11-25 | 1982-06-03 | Nec Corp | Controlling system for input-output instruction |
-
1986
- 1986-04-30 JP JP10033486A patent/JPS62256153A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62256153A (ja) | 1987-11-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |