JPH0566632B2 - - Google Patents
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- Publication number
- JPH0566632B2 JPH0566632B2 JP60080211A JP8021185A JPH0566632B2 JP H0566632 B2 JPH0566632 B2 JP H0566632B2 JP 60080211 A JP60080211 A JP 60080211A JP 8021185 A JP8021185 A JP 8021185A JP H0566632 B2 JPH0566632 B2 JP H0566632B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- time
- signal value
- logic circuit
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、アンドゲート、オアゲートあるいは
フリツプフロツプなどの基本論理素子で実現され
るデイジタル論理回路のシミユレーシヨン方法に
関する。
フリツプフロツプなどの基本論理素子で実現され
るデイジタル論理回路のシミユレーシヨン方法に
関する。
論理回路シミユレーシヨンは、製造前にデイジ
タル論理装置と等価な論理回路モデルを汎用目的
コンピユータ上に構築し、これが正しく動作する
か否かを確認することにある。従来、このような
論理回路シミユレーシヨンを実現する方法は、例
えば「シー・エーシーエム」（Ｃ・ACM）（12巻、
102〜110頁、1969年）に「エクスクルーシブ シ
ミユレーシヨン オブ アクテイビイテイ イン
デイジタル ネツトワーク」（Exclusive
Simulation of Activity in Digital Networks）
と題して開示されている。この方法によれば、論
理回路を構成する全ての基本論理素子の出力信号
値が詳細に計算できるが、フリツプフロツプのよ
うに、入力印加信号値の組合せで不確定値を出力
する状態が発生し、ある時間経過後に出力信号値
が確定する素子の場合、入力印加信号値の組合せ
によつては出力信号値がローレベル又はハイレベ
ルのいずれに確定するかは保証されず、また、こ
れらを逐一計算することは極めて困難である。
タル論理装置と等価な論理回路モデルを汎用目的
コンピユータ上に構築し、これが正しく動作する
か否かを確認することにある。従来、このような
論理回路シミユレーシヨンを実現する方法は、例
えば「シー・エーシーエム」（Ｃ・ACM）（12巻、
102〜110頁、1969年）に「エクスクルーシブ シ
ミユレーシヨン オブ アクテイビイテイ イン
デイジタル ネツトワーク」（Exclusive
Simulation of Activity in Digital Networks）
と題して開示されている。この方法によれば、論
理回路を構成する全ての基本論理素子の出力信号
値が詳細に計算できるが、フリツプフロツプのよ
うに、入力印加信号値の組合せで不確定値を出力
する状態が発生し、ある時間経過後に出力信号値
が確定する素子の場合、入力印加信号値の組合せ
によつては出力信号値がローレベル又はハイレベ
ルのいずれに確定するかは保証されず、また、こ
れらを逐一計算することは極めて困難である。
第２図にフリツプフロツプを含む簡単な論理回
路を示す。第２図中、２０はゲート、２１と２２
はフリツプフロツプである。フリツプフロツプ２
１，２２は一般的にデータ入力端子Ｄ、クロツク
入力端子Ｔ、セツト入力端子Ｓ、リセツト入力端
子Ｒおよび出力データ端子Q0，Q1で構成され、
データ入力端子Ｄの信号値はクロツク入力端子Ｔ
の信号値を変化させることで出力値に反映され
る。第３図ａは該フリツプフロツプ２１，２２の
正常動作時のタイムチヤートを示したものであ
る。
路を示す。第２図中、２０はゲート、２１と２２
はフリツプフロツプである。フリツプフロツプ２
１，２２は一般的にデータ入力端子Ｄ、クロツク
入力端子Ｔ、セツト入力端子Ｓ、リセツト入力端
子Ｒおよび出力データ端子Q0，Q1で構成され、
データ入力端子Ｄの信号値はクロツク入力端子Ｔ
の信号値を変化させることで出力値に反映され
る。第３図ａは該フリツプフロツプ２１，２２の
正常動作時のタイムチヤートを示したものであ
る。
ところが、データ入力端子Ｄの変化時刻TDと
クロツク入力端子Ｔの変化時刻TCが、フリツプ
フロツプ２１，２２にデータ入力信号値を設定す
るのに必要な時間関係にない時、すなわち入力セ
ツトアツプ時間３１、入力ホールド時間３２が論
理素子の制限値を満足しない時、出力信号値は一
時不確定となり、ある時刻経過後に確定する。こ
の場合のタイムチヤートを示したのが第３図ｂで
ある。従来、このようなフリツプフロツプに物理
的に存在する不確定信号値の発生状態を論理回路
シミユレーシヨンで表現することについては考慮
されていない。
クロツク入力端子Ｔの変化時刻TCが、フリツプ
フロツプ２１，２２にデータ入力信号値を設定す
るのに必要な時間関係にない時、すなわち入力セ
ツトアツプ時間３１、入力ホールド時間３２が論
理素子の制限値を満足しない時、出力信号値は一
時不確定となり、ある時刻経過後に確定する。こ
の場合のタイムチヤートを示したのが第３図ｂで
ある。従来、このようなフリツプフロツプに物理
的に存在する不確定信号値の発生状態を論理回路
シミユレーシヨンで表現することについては考慮
されていない。
本発明の目的は、フリツプフロツプを含む論理
回路のシミユレーシヨンにおいて、フリツプフロ
ツプの不安定状態を特定の時刻に確定させ、後段
回路の動作確認を容易に行うことにある。
回路のシミユレーシヨンにおいて、フリツプフロ
ツプの不安定状態を特定の時刻に確定させ、後段
回路の動作確認を容易に行うことにある。
本発明の要点は、前記フリツプフロツプの不確
定出力信号値発生から出力信号確定の動作を論理
回路シユミレーシヨンで行わせ、論理回路の誤動
作要因の追求を容易にしたことである。すなわち
本発明では、フリツプフロツプが不確定となる要
因が発生した時、その出力信号値を不確定値とし
た後、フリツプフロツプが確定し得る時刻を経過
後に確定信号値として後段の論理素子モデルへ印
加するようにしたことである。
定出力信号値発生から出力信号確定の動作を論理
回路シユミレーシヨンで行わせ、論理回路の誤動
作要因の追求を容易にしたことである。すなわち
本発明では、フリツプフロツプが不確定となる要
因が発生した時、その出力信号値を不確定値とし
た後、フリツプフロツプが確定し得る時刻を経過
後に確定信号値として後段の論理素子モデルへ印
加するようにしたことである。
第４図は論理回路モデルをコンピユータの主記
憶装置上で表現するための接続関係を示す。第４
図において、４１，４２は素子テーブルであり、
第２図の例えばフリツプフロツプ２１，２２に対
応する。各素子テーブルの情報は、当該素子の種
類（AND、OR、フリツプフロツプなど）、素子
デイレ時間（信号値を入力端子から出力端子へ伝
搬するのに要する時間）、不安定値時間幅（不安
定値発生から出力信号が確定するのに要する時
間）、信号値テーブルアドレス、ソース素子アド
レス、シンク素子アドレスよりなる。素子テーブ
ル４１は、その素子アドレスで前段の素子テーブ
ル（図示せず）とつながり、シンク素子アドレス
で後段の素子テーブル４２、その他の同様の素子
テーブルとつながつている。ソース素子アドレス
は、前段の素子テーブルが格納されている主記憶
装置上のアドレスを示し、シンク素子アドレス
は、後段の素子テーブルが格納されている主記憶
装置上のアドレスを示す。４３は素子テーブル４
１に付属する信号値テーブルであり、その主記憶
装置上の格納アドレスは素子テーブル内の信号値
テーブルアドレスで示される。信号値テーブル４
３は当該素子の入出信号値（０あるいは１）を保
持するためのものであるが、本発明では、これに
不確定打切り時刻、および入力信号（例えばフリ
ツプフロツプＤ、Ｓ、Ｔ）の変化時刻の情報をも
たらせる。
憶装置上で表現するための接続関係を示す。第４
図において、４１，４２は素子テーブルであり、
第２図の例えばフリツプフロツプ２１，２２に対
応する。各素子テーブルの情報は、当該素子の種
類（AND、OR、フリツプフロツプなど）、素子
デイレ時間（信号値を入力端子から出力端子へ伝
搬するのに要する時間）、不安定値時間幅（不安
定値発生から出力信号が確定するのに要する時
間）、信号値テーブルアドレス、ソース素子アド
レス、シンク素子アドレスよりなる。素子テーブ
ル４１は、その素子アドレスで前段の素子テーブ
ル（図示せず）とつながり、シンク素子アドレス
で後段の素子テーブル４２、その他の同様の素子
テーブルとつながつている。ソース素子アドレス
は、前段の素子テーブルが格納されている主記憶
装置上のアドレスを示し、シンク素子アドレス
は、後段の素子テーブルが格納されている主記憶
装置上のアドレスを示す。４３は素子テーブル４
１に付属する信号値テーブルであり、その主記憶
装置上の格納アドレスは素子テーブル内の信号値
テーブルアドレスで示される。信号値テーブル４
３は当該素子の入出信号値（０あるいは１）を保
持するためのものであるが、本発明では、これに
不確定打切り時刻、および入力信号（例えばフリ
ツプフロツプＤ、Ｓ、Ｔ）の変化時刻の情報をも
たらせる。
第５図はタイムループと呼ばれるもので、タイ
ムループ自体は前記文献で開示されているものと
同じである。タイムループ５０の各スロツトは、
論理回路シミユレーシヨンの経過時刻Ｔ、Ｔ＋１
…に相当し、イベントレコード５１，５２，５
３、…が接続される。イベントレコードは信号値
と、該信号値が伝搬する素子（シンク素子）の素
子アドレスからなる。例えば第２図の論理回路の
例において、時刻Ｔに信号INが“１”になつて
ゲート２０の出力が“０”から“１”に変化した
場合、イベントレコード５１には信号値とし
“１”が設定され、素子アドレスとしてはフリツ
プフロツプ２１の素子テーブルのアドレスが設定
される。
ムループ自体は前記文献で開示されているものと
同じである。タイムループ５０の各スロツトは、
論理回路シミユレーシヨンの経過時刻Ｔ、Ｔ＋１
…に相当し、イベントレコード５１，５２，５
３、…が接続される。イベントレコードは信号値
と、該信号値が伝搬する素子（シンク素子）の素
子アドレスからなる。例えば第２図の論理回路の
例において、時刻Ｔに信号INが“１”になつて
ゲート２０の出力が“０”から“１”に変化した
場合、イベントレコード５１には信号値とし
“１”が設定され、素子アドレスとしてはフリツ
プフロツプ２１の素子テーブルのアドレスが設定
される。
次に、第１図により本発明の論理回路シミユレ
ーシヨンの処理手順を説明する。
ーシヨンの処理手順を説明する。
第５図のタイムループ５０が進み時刻Ｔになる
と、そのスロツトに接続されるイベントレコード
５１，５４，５５を取り出す（ステツプ11）。そ
して、取り出したインベントレコードで示された
素子アドレスのシンク素子への信号値を伝搬し
て、該素子アドレスで示されたシンク素子テーブ
ル（第４図）を読み出し、該シンク素子の出力信
号値を計算し、次のシンク素子へ伝搬すべき信号
値と該素子テーブルで示される素子アドレスのイ
ベントレコードを素子デイレイ時刻後のスロツト
につなげる（ステツプ15、16、17など）。この時、
シンク素子へ伝搬する信号値が不確定値となり、
処理中の素子がフリツプフロツプでさらに不確定
発生条件を満すときは、データ入力信号値の否定
値を素子デイレイ時刻Ｄに不安定値時刻幅TWを
加えた時刻後のイベントレコードにつながる。第
５図のイベントレコード５２がこれで、「Ｘ」は
信号値が不確定であることを示す。また、素子テ
ーブルに付属する信号値テーブルより不確定打切
り時刻を得て、該時刻のスロツトに信号値の確定
したイベントレコードをつなげる。第５図のイベ
ントレコード５３はこれを示す。
と、そのスロツトに接続されるイベントレコード
５１，５４，５５を取り出す（ステツプ11）。そ
して、取り出したインベントレコードで示された
素子アドレスのシンク素子への信号値を伝搬し
て、該素子アドレスで示されたシンク素子テーブ
ル（第４図）を読み出し、該シンク素子の出力信
号値を計算し、次のシンク素子へ伝搬すべき信号
値と該素子テーブルで示される素子アドレスのイ
ベントレコードを素子デイレイ時刻後のスロツト
につなげる（ステツプ15、16、17など）。この時、
シンク素子へ伝搬する信号値が不確定値となり、
処理中の素子がフリツプフロツプでさらに不確定
発生条件を満すときは、データ入力信号値の否定
値を素子デイレイ時刻Ｄに不安定値時刻幅TWを
加えた時刻後のイベントレコードにつながる。第
５図のイベントレコード５２がこれで、「Ｘ」は
信号値が不確定であることを示す。また、素子テ
ーブルに付属する信号値テーブルより不確定打切
り時刻を得て、該時刻のスロツトに信号値の確定
したイベントレコードをつなげる。第５図のイベ
ントレコード５３はこれを示す。
タイムループが進み、イベントレコード５２を
実行する時、前段の素子テーブルのソース素子ア
ドレスから取り出し、ソース素子の不確定打切り
時刻と著しく、また、不確定打切り用のイベント
レコードの時、そのイベントレコードの処理を行
い、条件が満たない時はそのイベントレコードを
実行しない（ステツプ12、13、14など）。
実行する時、前段の素子テーブルのソース素子ア
ドレスから取り出し、ソース素子の不確定打切り
時刻と著しく、また、不確定打切り用のイベント
レコードの時、そのイベントレコードの処理を行
い、条件が満たない時はそのイベントレコードを
実行しない（ステツプ12、13、14など）。
以上のようにして、あらかじめ設定した時刻に
到達するまで、論理回路シミユレーシヨンが進め
られる。
到達するまで、論理回路シミユレーシヨンが進め
られる。
本発明によれば、フリツプフロツプの不安定状
態を特定の時刻に確定させることで、フリツプフ
ロツプを含むデイジタル論理装置の論理動作を論
理回路シミユレーシヨンで確認することができ、
また誤動作要因の追求を容易にすることができ
る。
態を特定の時刻に確定させることで、フリツプフ
ロツプを含むデイジタル論理装置の論理動作を論
理回路シミユレーシヨンで確認することができ、
また誤動作要因の追求を容易にすることができ
る。
第１図は本発明による論理回路シミユレーシヨ
ン方法を説明するためのフローチヤート、第２図
は論理回路の一例を示す図、第３図は第２図の動
作タイムチヤート、第４図は本発明で用いる素子
テーブルと素子信号値テーブルを示す図、第５図
はタイムループとイベントレコードの関係を示す
図である。 ４１，４２……素子テーブル、４３……素子信
号値テーブル、５０……タイムループ、５１〜５
５……イベントレコード。
ン方法を説明するためのフローチヤート、第２図
は論理回路の一例を示す図、第３図は第２図の動
作タイムチヤート、第４図は本発明で用いる素子
テーブルと素子信号値テーブルを示す図、第５図
はタイムループとイベントレコードの関係を示す
図である。 ４１，４２……素子テーブル、４３……素子信
号値テーブル、５０……タイムループ、５１〜５
５……イベントレコード。
Claims (1)
- １ 電子計算機上にデイジタル論理回路とを等価
な論理回路モデルを構築し、外部から与えられる
入力印加信号刺戟をもとに論理回路シミユレーシ
ヨンを実行する方法において、前記論理回路モデ
ルにフリツプフロツプ論理素子の不安定値時間幅
情報を設定して、フリツプフロツプ論理素子の不
安定状態を判別し、不安定状態の場合、該当フリ
ツプフロツプ論理素子モデルの出力信号値を不確
定値とした後、安定するとみなされる時刻を経過
後、前記フリツプフロツプ論理素子モデルの出力
信号値をその入力信号値をもとに確定させ、後段
の論理素子モデルへ不安定状態が継続するのを防
止せしめることを特徴とする論理回路シミユレー
シヨン方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080211A JPS61240337A (ja) | 1985-04-17 | 1985-04-17 | 論理回路シミユレ−シヨン方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080211A JPS61240337A (ja) | 1985-04-17 | 1985-04-17 | 論理回路シミユレ−シヨン方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61240337A JPS61240337A (ja) | 1986-10-25 |
| JPH0566632B2 true JPH0566632B2 (ja) | 1993-09-22 |
Family
ID=13712050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60080211A Granted JPS61240337A (ja) | 1985-04-17 | 1985-04-17 | 論理回路シミユレ−シヨン方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61240337A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5191541A (en) * | 1990-05-14 | 1993-03-02 | Sun Microsystems, Inc. | Method and apparatus to improve static path analysis of digital circuits |
-
1985
- 1985-04-17 JP JP60080211A patent/JPS61240337A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61240337A (ja) | 1986-10-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |