JPH0566749B2 - - Google Patents
Info
- Publication number
- JPH0566749B2 JPH0566749B2 JP59145125A JP14512584A JPH0566749B2 JP H0566749 B2 JPH0566749 B2 JP H0566749B2 JP 59145125 A JP59145125 A JP 59145125A JP 14512584 A JP14512584 A JP 14512584A JP H0566749 B2 JPH0566749 B2 JP H0566749B2
- Authority
- JP
- Japan
- Prior art keywords
- junction
- type impurity
- forming
- gaas substrate
- semi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
＜発明の技術分野＞
本発明は半絶縁性GaAs基板に、ｐ型及びｎ型
の両導電性不純物をイオン注入してアニールする
ことによつて定電圧ｐ−ｎダイオードを形成する
方法の改良に関するものである。
の両導電性不純物をイオン注入してアニールする
ことによつて定電圧ｐ−ｎダイオードを形成する
方法の改良に関するものである。
＜発明の技術的背景とその問題点＞
GaAs半導体は、で電子移動度や飽和ドリフト
速度が大きいので、高周波用・高速演算用デバイ
スに適しており、活発に開発が行なわれている。
速度が大きいので、高周波用・高速演算用デバイ
スに適しており、活発に開発が行なわれている。
Si+イオン注入によるｎ層の形成技術はすでに
確立されており、ｎチヤネル層を有するGaAsを
用いたMESFETは、例えば高周波用デバイスと
して、多く用いられている。一方、Zn+イオン注
入によるｐ層の形成は、その大きな熱拡散係数に
よるキヤリア濃度プロフアイルの再現性不良や、
急峻なキヤリア濃度プロフアイルが得られにく
い、という問題があり、赤外線ランプアニールや
Zn・Asの二重注入法、あるいは砒素圧印加キヤ
ツプレスアニールなどが試みられているが、満足
すべき結果は得られていない。
確立されており、ｎチヤネル層を有するGaAsを
用いたMESFETは、例えば高周波用デバイスと
して、多く用いられている。一方、Zn+イオン注
入によるｐ層の形成は、その大きな熱拡散係数に
よるキヤリア濃度プロフアイルの再現性不良や、
急峻なキヤリア濃度プロフアイルが得られにく
い、という問題があり、赤外線ランプアニールや
Zn・Asの二重注入法、あるいは砒素圧印加キヤ
ツプレスアニールなどが試みられているが、満足
すべき結果は得られていない。
又、イオン注入法によるｐ−ｎ接合形成は、
ｎ型不純物イオン注入→アニール→ｐ型不純
物イオン注入→アニール ｎ型不純物イオン注入→ｐ型不純物イオン注
入→砒素圧印加キヤツプレスアニール 等の工程によつて行なわれているが、上記の方
法は工程上の手間が多くかかり、かつ基板の熱変
成が多くなつて接合特性が悪くなる、という問題
がある。また上記の方法は猛毒のアルシンガス
を使用する為、人体安全上の問題がある、という
欠点を有していた。
物イオン注入→アニール ｎ型不純物イオン注入→ｐ型不純物イオン注
入→砒素圧印加キヤツプレスアニール 等の工程によつて行なわれているが、上記の方
法は工程上の手間が多くかかり、かつ基板の熱変
成が多くなつて接合特性が悪くなる、という問題
がある。また上記の方法は猛毒のアルシンガス
を使用する為、人体安全上の問題がある、という
欠点を有していた。
一方、GaAs MESFETは、例えば高周波用デ
バイスとして充分な特性を得るために、ゲート電
極はミクロン又はサブミクロンオーダーに微細加
工されているが、ゲート電極はｎ型チヤネル層に
対してシヨツトキ接合になつているため電気的衝
撃に非常に弱く実用上問題がある。
バイスとして充分な特性を得るために、ゲート電
極はミクロン又はサブミクロンオーダーに微細加
工されているが、ゲート電極はｎ型チヤネル層に
対してシヨツトキ接合になつているため電気的衝
撃に非常に弱く実用上問題がある。
従つて、シヨツトキ接合に比べて電気的衝撃に
強いｐ−ｎ接合を用いたダイオードをゲート保護
用としてMESFETに組む込むと実用上便利であ
る。この場合、ハイブリツドに組み込むよりも、
モノリシツクに組み込む方が、量産性の向上、低
価格性、特性均一性の観点や、余分な寄生抵抗を
増やさない、といつた観点から有利であるしか
し、前述のように、半絶縁性基板に高品質なｐ−
ｎ接合を形成することは難しく、特性の良い定電
圧ｐ−ｎダイオードを再現性良く作成する技術は
未だ確立されていない。
強いｐ−ｎ接合を用いたダイオードをゲート保護
用としてMESFETに組む込むと実用上便利であ
る。この場合、ハイブリツドに組み込むよりも、
モノリシツクに組み込む方が、量産性の向上、低
価格性、特性均一性の観点や、余分な寄生抵抗を
増やさない、といつた観点から有利であるしか
し、前述のように、半絶縁性基板に高品質なｐ−
ｎ接合を形成することは難しく、特性の良い定電
圧ｐ−ｎダイオードを再現性良く作成する技術は
未だ確立されていない。
＜発明の目的＞
本発明は上記の問題点を解決すべく、高品質の
ｐ−ｎ接合を少ない工程で、再現性良く、安全に
形成し、このｐ−ｎ接合を用いて特性のよい
GaAsゲート保護用定電圧ダイオードを制御性及
び再現性良く作製する定電圧ダイオードの形成方
法を提供することを目的として成されたものであ
り、この目的を達成するため、本発明の定電圧ダ
イオードの形成方法は半絶縁性GaAs基板にｐ型
不純物とｎ型不純物とをイオン注入する工程と、
この両導電型不純物をインオ注入した半絶縁性
GaAs基板にシリコン窒化膜を付着せしめる工程
と、この半絶縁性GaAs基板に付着されたシリコ
ン窒化膜を保護膜としてアニールすることによ
り、上記の両導電型不純物を同時に活性化させて
ｐ−ｎ接合を形成する工程とを含んでいなるよう
に構成されている。
ｐ−ｎ接合を少ない工程で、再現性良く、安全に
形成し、このｐ−ｎ接合を用いて特性のよい
GaAsゲート保護用定電圧ダイオードを制御性及
び再現性良く作製する定電圧ダイオードの形成方
法を提供することを目的として成されたものであ
り、この目的を達成するため、本発明の定電圧ダ
イオードの形成方法は半絶縁性GaAs基板にｐ型
不純物とｎ型不純物とをイオン注入する工程と、
この両導電型不純物をインオ注入した半絶縁性
GaAs基板にシリコン窒化膜を付着せしめる工程
と、この半絶縁性GaAs基板に付着されたシリコ
ン窒化膜を保護膜としてアニールすることによ
り、上記の両導電型不純物を同時に活性化させて
ｐ−ｎ接合を形成する工程とを含んでいなるよう
に構成されている。
また、本発明の実施例によれば、半絶縁性
GaAs基板に、ｐ型不純物Zn+及びｎ型不純物Si+
をイオン注入した後、プラズマCVD法で付着し
たシリコン窒化膜を用いてアニールすることによ
り深さ方向にｐ−ｎ接合を形成し、その後絶縁膜
形成技術や電極蒸着技術を用いてGaAs
MESFETのゲート保護用を主目的とした定電圧
ｐ−ｎダイオードを形成するように成されてい
る。
GaAs基板に、ｐ型不純物Zn+及びｎ型不純物Si+
をイオン注入した後、プラズマCVD法で付着し
たシリコン窒化膜を用いてアニールすることによ
り深さ方向にｐ−ｎ接合を形成し、その後絶縁膜
形成技術や電極蒸着技術を用いてGaAs
MESFETのゲート保護用を主目的とした定電圧
ｐ−ｎダイオードを形成するように成されてい
る。
＜発明の実施例＞
以下、図面を参照して本発明の一実施例を図面
を参照して詳細に説明する。
を参照して詳細に説明する。
第１図乃至第４図は本発明による定電圧ダイオ
ードの形成工程の説明に供する図である。
ードの形成工程の説明に供する図である。
本発明による定電圧ダイオードの形成工程は次
の通りである。
の通りである。
まず、第１図に示すように半絶縁性GaAs基板
２にｎ型不純物として、例えばSi+イオンをレジ
ストにより形成された選択注入用マスク１を介し
て注入してｎ型不純物Si+注入層３を形成し、次
に第２図に示すように同一領域にｐ型不純物とし
て、例えばZn+イオンをレジストにより形成され
た選択注入用マスク４を介して二重注入してｐ型
不純物Zn+注入層を形成する。その後第３図に示
すようにGaAs基板２上にアニール用保護膜６、
例えばプラズマCVD法によつて厚さ700Åの窒化
シリコン膜を付着させ、窒素雰囲気中でアニール
を、例えば830℃で15分間行ない、ｐ型不純物と
ｎ型不純物を同時に活性化させてｎ型層７及びｐ
型層８を形成して、深さ方向にｐ−ｎ接合を形成
させる。
２にｎ型不純物として、例えばSi+イオンをレジ
ストにより形成された選択注入用マスク１を介し
て注入してｎ型不純物Si+注入層３を形成し、次
に第２図に示すように同一領域にｐ型不純物とし
て、例えばZn+イオンをレジストにより形成され
た選択注入用マスク４を介して二重注入してｐ型
不純物Zn+注入層を形成する。その後第３図に示
すようにGaAs基板２上にアニール用保護膜６、
例えばプラズマCVD法によつて厚さ700Åの窒化
シリコン膜を付着させ、窒素雰囲気中でアニール
を、例えば830℃で15分間行ない、ｐ型不純物と
ｎ型不純物を同時に活性化させてｎ型層７及びｐ
型層８を形成して、深さ方向にｐ−ｎ接合を形成
させる。
上記の如き工程を用いて形成したｐ−ｎ接合の
キヤリア濃度プロフアイルを第５図に示す。
キヤリア濃度プロフアイルを第５図に示す。
この第５図からも明らかなように、上記のｐ−
ｎ接合の形成工程によれば注入不純物の論理分布
に近い急峻なアクセプタ濃度分布が得られてお
り、イオン注入法により形成したｐ−ｎ接合とし
て理想的な形状を実現している。更にウエハ毎の
キヤリア濃度プロフアイルの再現性を極めて良い
ことが判明した。
ｎ接合の形成工程によれば注入不純物の論理分布
に近い急峻なアクセプタ濃度分布が得られてお
り、イオン注入法により形成したｐ−ｎ接合とし
て理想的な形状を実現している。更にウエハ毎の
キヤリア濃度プロフアイルの再現性を極めて良い
ことが判明した。
上記工程を用いて形成されたｐ−ｎ接合に対
し、第４図に示すようにリフトオフ等を用いるこ
とにより、ｐ型層及びｎ型層のそれぞれに対して
ｎ型層側オーミツク電極９及びｐ型層側オーミツ
ク電極１０を形成し、オーミツク接触を得るため
の熱処理を行うことにより、ｐ−ｎ接合ダイオー
ドを作製する。
し、第４図に示すようにリフトオフ等を用いるこ
とにより、ｐ型層及びｎ型層のそれぞれに対して
ｎ型層側オーミツク電極９及びｐ型層側オーミツ
ク電極１０を形成し、オーミツク接触を得るため
の熱処理を行うことにより、ｐ−ｎ接合ダイオー
ドを作製する。
このダイオードの降伏電圧は、ｐ型不純物注入
量及びｎ型不純物注入量を変えることにより、３
〜20V程度の範囲で任意に設定することができ
る。
量及びｎ型不純物注入量を変えることにより、３
〜20V程度の範囲で任意に設定することができ
る。
一例として、ｐ型不純物Zn+の注入条件を
130keV、1.0×1014cm-2と一定にし、ｎ型不純物
Si+の注入条件を180keVで1.0×1013cm-2〜60×
1013cm-2で変化させた場合の降伏電圧とSi+注入
量との関係を第６図に示す。更に他のZn+注入条
件及びSi+注入条件を用いても、第６図と同様な
一連の関係を得ることは容易であり、設計上必要
な降伏電圧が得られる注入条件を求めることがで
きる。
130keV、1.0×1014cm-2と一定にし、ｎ型不純物
Si+の注入条件を180keVで1.0×1013cm-2〜60×
1013cm-2で変化させた場合の降伏電圧とSi+注入
量との関係を第６図に示す。更に他のZn+注入条
件及びSi+注入条件を用いても、第６図と同様な
一連の関係を得ることは容易であり、設計上必要
な降伏電圧が得られる注入条件を求めることがで
きる。
例えば、GaAs MESFETのゲート保護用ダイ
オードとして本発明になる定電圧ｐ−ｎダイオー
ドを用いる時、その降伏電圧は５〜15Vに設定す
ることが必要である。上述の様な方法で注入条件
を調べると、Zn+の注入は50〜200keVで5.0×
1013〜1.0×1015cm-2の注入は50〜400keVで1.0×
1013〜1.0×1015cm-2の条件で行うことにより、降
伏電圧を５〜15Vの範囲で制御することができ
た。
オードとして本発明になる定電圧ｐ−ｎダイオー
ドを用いる時、その降伏電圧は５〜15Vに設定す
ることが必要である。上述の様な方法で注入条件
を調べると、Zn+の注入は50〜200keVで5.0×
1013〜1.0×1015cm-2の注入は50〜400keVで1.0×
1013〜1.0×1015cm-2の条件で行うことにより、降
伏電圧を５〜15Vの範囲で制御することができ
た。
尚、本工程で製作したｐ−ｎ接合は、基板の熱
変成が少ないことや、接合位置が基板内にあつて
表面に露出していないことなどの理由により、他
の工程で製作したｐ−ｎ接合よりも接合特性が良
く、ダイオード化してもリーク電流が少ない、と
いう利点を有するものである。
変成が少ないことや、接合位置が基板内にあつて
表面に露出していないことなどの理由により、他
の工程で製作したｐ−ｎ接合よりも接合特性が良
く、ダイオード化してもリーク電流が少ない、と
いう利点を有するものである。
＜発明の効果＞
以上、詳述した様に、本発明の定電圧ダイオー
ドの形成方法によれば、従来の定電圧ダイオード
の形成方法に比べて、 高品質のｐ−ｎ接合を再現性良く安全に形成
することにより、逆方向リーク電流が少ない、
など特性の良いｐ−ｎダイオードを再現性良く
形成することができる。
ドの形成方法によれば、従来の定電圧ダイオード
の形成方法に比べて、 高品質のｐ−ｎ接合を再現性良く安全に形成
することにより、逆方向リーク電流が少ない、
など特性の良いｐ−ｎダイオードを再現性良く
形成することができる。
ｐ型不純物として例えばZn+を50〜200keV
で５×1013〜１×1015cm-2注入し、ｎ型不純物
としてSi+を50〜400keVで１×1013〜１×1015
cm-2の条件で注入することにより、降伏電圧を
５〜15Vの範囲で再現性良く高精度に制御する
ことができる。
で５×1013〜１×1015cm-2注入し、ｎ型不純物
としてSi+を50〜400keVで１×1013〜１×1015
cm-2の条件で注入することにより、降伏電圧を
５〜15Vの範囲で再現性良く高精度に制御する
ことができる。
等の種々の効果を得ることが出来る。
第１図乃至第４図は本発明の一実施例のｐ−ｎ
接合定電圧ダイオードの製造工程を説明するため
の図、第５図はｐ−ｎ接合のキヤリア濃度特性を
示す図、第６図はｐ型不純物注入条件を一定とし
た時のｎ型不純物注入量に対する降伏電圧の依存
性を示す特性図である。 １……選択注入用マスク、２……半絶縁性
GaAs基板、３……ｎ型不純物Si+注入層、４…
…選択注入用マスク、５……ｐ型不純物Zn+注入
層、６……GaAs基板保護膜、７……ｎ型層、８
……ｐ型層、９……ｎ型層側オーミツク電極、１
０……ｐ型層側オーミツク電極。
接合定電圧ダイオードの製造工程を説明するため
の図、第５図はｐ−ｎ接合のキヤリア濃度特性を
示す図、第６図はｐ型不純物注入条件を一定とし
た時のｎ型不純物注入量に対する降伏電圧の依存
性を示す特性図である。 １……選択注入用マスク、２……半絶縁性
GaAs基板、３……ｎ型不純物Si+注入層、４…
…選択注入用マスク、５……ｐ型不純物Zn+注入
層、６……GaAs基板保護膜、７……ｎ型層、８
……ｐ型層、９……ｎ型層側オーミツク電極、１
０……ｐ型層側オーミツク電極。
Claims (1)
- 【特許請求の範囲】 １ 半絶縁性GaAs基板にｐ型不純物とｎ型不純
物とをイオン注入する工程と、 上記両導電型不純物をイオン注入した半絶縁性
GaAs基板にシリコン窒化膜を付着せしめる工程
と、 上記半絶縁性GaAs基板に付着されたシリコン
窒化膜を保護膜としてアニールすることにより上
記両導電型不純物を同時に活性化させて、ｐ−ｎ
接合を形成する工程と、 を含んでなることを特徴とする定電圧ダイオード
の形成方法。 ２ 前記シリコン窒化膜をプラズマCVD法によ
り前記半絶縁性GaAs基板に付着せしめるように
成したことを特徴とする特許請求の範囲第１項記
載の定電圧ダイオードの形成方法。 ３ 前記半絶縁性GaAs基板にｐ型不純物として
Zn+を50乃至200keVで５×1013乃至１×1015cm-2
の条件で注入し、ｎ型不純物としてSi+を50乃至
400keVで１×1013乃至１×1015cm-2の条件で注入
することにより、降伏電圧を５乃至15Vの範囲で
制御し得るように成したことを特徴とする特許請
求の範囲第１項記載の定電圧ダイオードの形成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59145125A JPS6123365A (ja) | 1984-07-11 | 1984-07-11 | 定電圧ダイオ−ドの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59145125A JPS6123365A (ja) | 1984-07-11 | 1984-07-11 | 定電圧ダイオ−ドの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6123365A JPS6123365A (ja) | 1986-01-31 |
| JPH0566749B2 true JPH0566749B2 (ja) | 1993-09-22 |
Family
ID=15377976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59145125A Granted JPS6123365A (ja) | 1984-07-11 | 1984-07-11 | 定電圧ダイオ−ドの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6123365A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2208867A1 (de) | 2008-08-25 | 2010-07-21 | Siemens Aktiengesellschaft | Verfahren und Vorrichtung zum Regeln eines Dampfkraftwerks |
-
1984
- 1984-07-11 JP JP59145125A patent/JPS6123365A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6123365A (ja) | 1986-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3909119A (en) | Guarded planar PN junction semiconductor device | |
| US4078947A (en) | Method for forming a narrow channel length MOS field effect transistor | |
| CA1063731A (en) | Method for making transistor structures having impurity regions separated by a short lateral distance | |
| WO1996032738A1 (en) | A METHOD FOR INTRODUCTION OF AN IMPURITY DOPANT IN SiC, A SEMICONDUCTOR DEVICE FORMED BY THE METHOD AND A USE OF A HIGHLY DOPED AMORPHOUS LAYER AS A SOURCE FOR DOPANT DIFFUSION INTO SiC | |
| GB1562095A (en) | Methods of making a semiconductor device | |
| US3897273A (en) | Process for forming electrically isolating high resistivity regions in GaAs | |
| US4058413A (en) | Ion implantation method for the fabrication of gallium arsenide semiconductor devices utilizing an aluminum nitride protective capping layer | |
| US20240297043A1 (en) | Process for manufacturing a power electronic device having a current spreading layer | |
| US4494995A (en) | Dual species ion implantation of ternary compounds based on In-Ga-As | |
| US4498224A (en) | Method of manufacturing a MOSFET using accelerated ions to form an amorphous region | |
| EP0168325B1 (en) | Ion implantation to increase emitter energy gap in bipolar transistors | |
| US3457632A (en) | Process for implanting buried layers in semiconductor devices | |
| US4780426A (en) | Method for manufacturing high-breakdown voltage semiconductor device | |
| US4473939A (en) | Process for fabricating GaAs FET with ion implanted channel layer | |
| US5705406A (en) | Method for producing a semiconductor device having semiconductor layers of SiC by the use of an ion-implantation technique | |
| US4983534A (en) | Semiconductor device and method of manufacturing the same | |
| US4440580A (en) | Method of fabricating an integrated bipolar planar transistor by implanting base and emitter regions through the same insulating layer | |
| US3936321A (en) | Method of making a compound semiconductor layer of high resistivity | |
| Sansbury et al. | CONDUCTIVITY AND HALL MOBILITY OF ION‐IMPLANTED SILICON IN SEMI‐INSULATING GALLIUM ARSENIDE | |
| JPH0566749B2 (ja) | ||
| JPH08316164A (ja) | 半導体素子の作成方法 | |
| US5888890A (en) | Method of manufacturing field effect transistor | |
| WO1997036319A1 (en) | A method for producing a semiconductor device by the use of an implanting step and a device produced thereby | |
| JPH04287978A (ja) | バラクタダイオード | |
| EP0231656B1 (en) | Silicon semiconductor device |