JPH0566765B2 - - Google Patents
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- JPH0566765B2 JPH0566765B2 JP59175489A JP17548984A JPH0566765B2 JP H0566765 B2 JPH0566765 B2 JP H0566765B2 JP 59175489 A JP59175489 A JP 59175489A JP 17548984 A JP17548984 A JP 17548984A JP H0566765 B2 JPH0566765 B2 JP H0566765B2
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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Description
【発明の詳細な説明】
〔技術分野〕
本発明は、基準電圧発生回路に関するものであ
り、特にMOSモノリシツク集積回路に適した基
準電圧発生回路に関するものである。
り、特にMOSモノリシツク集積回路に適した基
準電圧発生回路に関するものである。
従来MOSモノリシツク集積回路に適した基準
電圧発生回路としてデプリーシヨンMOSFETと
エンハンスメントMOSFETのゲート・ソース電
圧の差を利用した△VT基準電圧源回路があるが、
温度変動や電源変動により基準電圧が変動し、大
きな問題点とされている。
電圧発生回路としてデプリーシヨンMOSFETと
エンハンスメントMOSFETのゲート・ソース電
圧の差を利用した△VT基準電圧源回路があるが、
温度変動や電源変動により基準電圧が変動し、大
きな問題点とされている。
以下図面に従つて説明する。第１図は従来例に
係るNMOS基準電圧発生回路である。１は電流
源となるデプリーシヨンFET、２と３はダイオ
ード接続されたFETであり、これらFET１〜３
によつてバイアス回路部が構成されている。４と
６は能動負荷としてのデプリーシヨンFETであ
る。５はデプリーシヨンFET，７はエンハンス
メントFETであり、これらFETのゲート・ソー
ス間の電圧差で基準電圧が発生される。１２は電
流源となるエンハンスメントFETである。これ
らFET４〜１２によつて基準電圧発生回路が構
成される。
係るNMOS基準電圧発生回路である。１は電流
源となるデプリーシヨンFET、２と３はダイオ
ード接続されたFETであり、これらFET１〜３
によつてバイアス回路部が構成されている。４と
６は能動負荷としてのデプリーシヨンFETであ
る。５はデプリーシヨンFET，７はエンハンス
メントFETであり、これらFETのゲート・ソー
ス間の電圧差で基準電圧が発生される。１２は電
流源となるエンハンスメントFETである。これ
らFET４〜１２によつて基準電圧発生回路が構
成される。
また９と１１は差動増幅用のエンハンスメント
FET、８と１０は能動負荷としてのデプリーシ
ヨンFET，１３は電流源としてのエンハンスメ
ントFETであり、これらFET８〜１３によつて
差動増幅回路部が構成される。１４はデプリーシ
ヨンFET，１５はエンハンスメントFETであり、
これらによつて出力バツフア回路部が構成され
る。そしてデプリーシヨンFET５とエンハンス
メントFET７に最適なバイアス電流が流れるよ
うに、８〜１１，１３て構成された差動増幅回路
部から１４，１５で構成された出力バツフア−回
路部を通して帰還をかけている。なお１２０は電
源電圧端子である。
FET、８と１０は能動負荷としてのデプリーシ
ヨンFET，１３は電流源としてのエンハンスメ
ントFETであり、これらFET８〜１３によつて
差動増幅回路部が構成される。１４はデプリーシ
ヨンFET，１５はエンハンスメントFETであり、
これらによつて出力バツフア回路部が構成され
る。そしてデプリーシヨンFET５とエンハンス
メントFET７に最適なバイアス電流が流れるよ
うに、８〜１１，１３て構成された差動増幅回路
部から１４，１５で構成された出力バツフア−回
路部を通して帰還をかけている。なお１２０は電
源電圧端子である。
しかし、従来回路では電源電圧が変動するとき
バイアス回路部のデプリーシヨンFET１のドレ
イン・ソース間の電圧が変動するのでバイアス電
流が変化する。従つてまたFET３のゲート電圧
が変化し、FET３のゲート電圧でバイアスされ
た電流源FET１３，１５の電流が変化する。電
流源FET１３の電流が変化することにより、
FET１２のゲート電圧が変化してFET１２の電
流が変わり、デプリーシヨンFET５及びエンハ
ンスメントFET７のバイアス電流が変化する。
このため電源電圧変動に対応するFET５と７の
VGSの変化量に若干にアンバランスを生じ、FET
５と７のVGSの差を利用している基準電圧が変化
する。
バイアス回路部のデプリーシヨンFET１のドレ
イン・ソース間の電圧が変動するのでバイアス電
流が変化する。従つてまたFET３のゲート電圧
が変化し、FET３のゲート電圧でバイアスされ
た電流源FET１３，１５の電流が変化する。電
流源FET１３の電流が変化することにより、
FET１２のゲート電圧が変化してFET１２の電
流が変わり、デプリーシヨンFET５及びエンハ
ンスメントFET７のバイアス電流が変化する。
このため電源電圧変動に対応するFET５と７の
VGSの変化量に若干にアンバランスを生じ、FET
５と７のVGSの差を利用している基準電圧が変化
する。
なお温度変動によつてもバイアス電流が変動す
るので、同様な問題が生じる。
るので、同様な問題が生じる。
本発明は上記の点に鑑み提案されたものであ
り、集積化するに適した回路であつて温度変動、
電源変動に対しても安定したバイアス電流の供給
を可能とするバイアス回路を有する基準電圧発生
回路の提供を目的とする。
り、集積化するに適した回路であつて温度変動、
電源変動に対しても安定したバイアス電流の供給
を可能とするバイアス回路を有する基準電圧発生
回路の提供を目的とする。
本発明は、第１の電源に接続された第１の電流
ミラー回路３５、３６と、該第１の電流ミラー回
路の一端に一端を接続された第１のデプリーシヨ
ンFET３３と、前記第１の電流ミラー回路の他
端に一端を接続された第１のエンハンスメント
FET３４と、前記第１のデプリーシヨンFETの
他端と前記第１のエンハンスメントFETの他端
を接続した共通接続点に一端を接続され、他端を
第２の電源に接続された第２のエンハンスメント
FET２１と、前記第２の電源にゲートが接続さ
れ、一端が前記第１の電流ミラー回路の前記一端
に接続され、他端が第３のエンハンスメント
FET４０のゲートに接続された第４のエンハン
スメントFET３７と、一端が第１の電源に接続
され、他端が前記第３のエンハンスメントFET
のゲートに接続され、ゲートが前記第１の電流ミ
ラー回路の前記一端に接続された第５のエンハン
スメントFET３８と、一端が該第５のエンハン
スメントFETの他端に接続され、他端が前記第
２の電源に接続された第６のエンハンスメント
FET３９とを有し、前記第１のデプリーシヨン
FETと前記第１のエンハンスメントFETとの各
ゲートに夫々制御電圧を印加し、前記第３のエン
ハンスメントFETの他端から基準電圧出力を取
り出すようにした基準電圧発生部と、前記第１の
電源に接続された第２の電流ミラー回路２２，２
３，２４，２５と、該第２の電流ミラー回路の一
端に一端を接続された第２のデプリーシヨン
FET２６と、一端が該第２のデプリーシヨン
FETの他端に接続され、他端及びゲートが前記
第２の電源に接続された第３のデプリーシヨン
FET２８と、前記第２の電流ミラー回路の他端
に一端が接続された第７のエンハンスメント
FET２７と、一端及びゲートが該第７のエンハ
ンスメントFETの他端に接続され、他端が前記
第２の電源に接続された第８のエンハンスメント
FET２０と、前記第３のデプリーシヨンFETの
一端と前記第２の電源の間に、制御信号により開
閉可能なスイツチング素子と、少なくとも１個の
第４のデプリーシヨンFET３０，３２との直列
回路を接続し、前記第２のデプリーシヨンFET
のゲートに前記第７のエンハンスメントFETの
一端及びゲートを接続し、該第７のエンハンスメ
ントFETの他端と前記第８のエンハンスメント
FETの一端が接続された共通接続点を前記第２
及び第６のエンハンスメントFETのゲートに接
続したバイアス回路とを有することを特徴とする
基準電圧発生回路。
ミラー回路３５、３６と、該第１の電流ミラー回
路の一端に一端を接続された第１のデプリーシヨ
ンFET３３と、前記第１の電流ミラー回路の他
端に一端を接続された第１のエンハンスメント
FET３４と、前記第１のデプリーシヨンFETの
他端と前記第１のエンハンスメントFETの他端
を接続した共通接続点に一端を接続され、他端を
第２の電源に接続された第２のエンハンスメント
FET２１と、前記第２の電源にゲートが接続さ
れ、一端が前記第１の電流ミラー回路の前記一端
に接続され、他端が第３のエンハンスメント
FET４０のゲートに接続された第４のエンハン
スメントFET３７と、一端が第１の電源に接続
され、他端が前記第３のエンハンスメントFET
のゲートに接続され、ゲートが前記第１の電流ミ
ラー回路の前記一端に接続された第５のエンハン
スメントFET３８と、一端が該第５のエンハン
スメントFETの他端に接続され、他端が前記第
２の電源に接続された第６のエンハンスメント
FET３９とを有し、前記第１のデプリーシヨン
FETと前記第１のエンハンスメントFETとの各
ゲートに夫々制御電圧を印加し、前記第３のエン
ハンスメントFETの他端から基準電圧出力を取
り出すようにした基準電圧発生部と、前記第１の
電源に接続された第２の電流ミラー回路２２，２
３，２４，２５と、該第２の電流ミラー回路の一
端に一端を接続された第２のデプリーシヨン
FET２６と、一端が該第２のデプリーシヨン
FETの他端に接続され、他端及びゲートが前記
第２の電源に接続された第３のデプリーシヨン
FET２８と、前記第２の電流ミラー回路の他端
に一端が接続された第７のエンハンスメント
FET２７と、一端及びゲートが該第７のエンハ
ンスメントFETの他端に接続され、他端が前記
第２の電源に接続された第８のエンハンスメント
FET２０と、前記第３のデプリーシヨンFETの
一端と前記第２の電源の間に、制御信号により開
閉可能なスイツチング素子と、少なくとも１個の
第４のデプリーシヨンFET３０，３２との直列
回路を接続し、前記第２のデプリーシヨンFET
のゲートに前記第７のエンハンスメントFETの
一端及びゲートを接続し、該第７のエンハンスメ
ントFETの他端と前記第８のエンハンスメント
FETの一端が接続された共通接続点を前記第２
及び第６のエンハンスメントFETのゲートに接
続したバイアス回路とを有することを特徴とする
基準電圧発生回路。
［実施例］
以下図面を参照して本発明の一実施例を説明す
る。第２図は本発明の実施例に係る基準電圧発生
回路の回路図であり、CMOSFETによつて構成
している。１００はバイアス回路部、１１０は基
準電圧発生回路部である。バイアス回路部１００
は、ＰチヤンネルFET２２〜２５，Ｎチヤンネ
ルエンハンスメントFET２０，２７，２９，３
１とＮチヤンネルデプリーシヨンFET２６，２
８，３０，３２とによつて構成されている。ここ
で２２，２３はＰチヤンネルMOSFETで構成さ
れた電流ミラー回路であり、２４，２５もＰチヤ
ンネルMOSFETで構成された電流ミラー回路で
ある。このように２段構成に電流ミラー回路とす
ることにより、１段構成と比べＰチヤンネル
MOSFET２２とＰチヤンネルMOSFET２３の
VDSを同じにすることで定電流性を良くしてい
る。またデプリーシヨンMOSFET２６はＮチヤ
ンネルMOSFET２０のVGSとＮチヤンネル
MOSFET２７のVGSを加算した電圧でゲートバ
イアスされているので、電流源となるデプリーシ
ヨンMOSFET２８のVDSは一定電圧でクランプ
されている。このためVDD，VSS依存性の極めて
少ない安定した定電流が得られるのでＮチヤンネ
ルのMOSFET２０のゲート電圧も安定したもの
となる。従つてまた基準電圧発生回路部１１０の
ＮチヤンネルMOSFET２１は安定した定電流源
となるから、VDD，VSS依存性の極めて少ない基
準電圧が発生する。
る。第２図は本発明の実施例に係る基準電圧発生
回路の回路図であり、CMOSFETによつて構成
している。１００はバイアス回路部、１１０は基
準電圧発生回路部である。バイアス回路部１００
は、ＰチヤンネルFET２２〜２５，Ｎチヤンネ
ルエンハンスメントFET２０，２７，２９，３
１とＮチヤンネルデプリーシヨンFET２６，２
８，３０，３２とによつて構成されている。ここ
で２２，２３はＰチヤンネルMOSFETで構成さ
れた電流ミラー回路であり、２４，２５もＰチヤ
ンネルMOSFETで構成された電流ミラー回路で
ある。このように２段構成に電流ミラー回路とす
ることにより、１段構成と比べＰチヤンネル
MOSFET２２とＰチヤンネルMOSFET２３の
VDSを同じにすることで定電流性を良くしてい
る。またデプリーシヨンMOSFET２６はＮチヤ
ンネルMOSFET２０のVGSとＮチヤンネル
MOSFET２７のVGSを加算した電圧でゲートバ
イアスされているので、電流源となるデプリーシ
ヨンMOSFET２８のVDSは一定電圧でクランプ
されている。このためVDD，VSS依存性の極めて
少ない安定した定電流が得られるのでＮチヤンネ
ルのMOSFET２０のゲート電圧も安定したもの
となる。従つてまた基準電圧発生回路部１１０の
ＮチヤンネルMOSFET２１は安定した定電流源
となるから、VDD，VSS依存性の極めて少ない基
準電圧が発生する。
デプリーシヨンFET２６，２８，３０，３２
は電流源であり制御信号１７０，１８０によつて
FET２９，３１をオン・オフ制御することによ
り、電流量のトリミングが可能である。FET２
８，３０，３２はトリミング方式の定電流源であ
る。すなわちFET３０，３２は制御信号１７０，
１８０によつてFET２９，３１を制御すること
により、選択可能である。
は電流源であり制御信号１７０，１８０によつて
FET２９，３１をオン・オフ制御することによ
り、電流量のトリミングが可能である。FET２
８，３０，３２はトリミング方式の定電流源であ
る。すなわちFET３０，３２は制御信号１７０，
１８０によつてFET２９，３１を制御すること
により、選択可能である。
基準電圧発生回路部１１０は、Ｐチヤンネル
FET３５〜３８とＮチヤンネルエンハンスメン
トFET２１，３４，３９，４０とＮチヤンネル
デプリーシヨンFET３３によつて構成されてい
る。なおコンデンサ４１は発振防止用である。端
子１４０，１５０，１６０は使用目的に対応して
設定可能であり、例えば端子１６０を端子１３０
に接続し、端子１４０を端子１５０に接続し、さ
らに端子１５０と端子１３０の間に抵抗を挿入す
る。この場合、端子１４０または１５０か基準電
圧の出力端子となる。
FET３５〜３８とＮチヤンネルエンハンスメン
トFET２１，３４，３９，４０とＮチヤンネル
デプリーシヨンFET３３によつて構成されてい
る。なおコンデンサ４１は発振防止用である。端
子１４０，１５０，１６０は使用目的に対応して
設定可能であり、例えば端子１６０を端子１３０
に接続し、端子１４０を端子１５０に接続し、さ
らに端子１５０と端子１３０の間に抵抗を挿入す
る。この場合、端子１４０または１５０か基準電
圧の出力端子となる。
次に実施例の動作について説明する。電源VDD
またはVSSが変動するときについて上述したので
温度が変化したときについて述べる。第３図、第
４図はそれぞれＮチヤンネルデプリーシヨン
MOSFET３３とＮチヤンネルエンハンスメント
MOSFET３４のドレイン電流とゲート・ソース
間電圧の関係を示す図であり、パラメータは温度
である。この図から示すように、第３図ではアの
点、第４図はイの点においては温度変化によつて
影響されない。従つてこの点の位置でMOSFET
３３および３４が動作できるように設定すれば、
温度変化に対して安定した基準電圧を得ることが
できる。ところで、プロセスのバラツキ等を考慮
すれば、常にアの点、イの点に設定することは困
難である。このためバイアス回路部１００の
FET３０，３２を適宜オン又はオフさせること
により定電流源の電流量を制御してMOSFET３
３および３４はアの点、イの点に設定する。この
ようにして温度変化の変動に対しても安定した基
準電圧を得ることができる。
またはVSSが変動するときについて上述したので
温度が変化したときについて述べる。第３図、第
４図はそれぞれＮチヤンネルデプリーシヨン
MOSFET３３とＮチヤンネルエンハンスメント
MOSFET３４のドレイン電流とゲート・ソース
間電圧の関係を示す図であり、パラメータは温度
である。この図から示すように、第３図ではアの
点、第４図はイの点においては温度変化によつて
影響されない。従つてこの点の位置でMOSFET
３３および３４が動作できるように設定すれば、
温度変化に対して安定した基準電圧を得ることが
できる。ところで、プロセスのバラツキ等を考慮
すれば、常にアの点、イの点に設定することは困
難である。このためバイアス回路部１００の
FET３０，３２を適宜オン又はオフさせること
により定電流源の電流量を制御してMOSFET３
３および３４はアの点、イの点に設定する。この
ようにして温度変化の変動に対しても安定した基
準電圧を得ることができる。
第５図は本発明の実施例回路による実験結果を
示す図である。図においてＡは所望の特性カーブ
であり、Ｂはプロセスのバラツキ等により生じた
温度安定性の悪い特性カーブ、Ｃし逆方向のバラ
ツキによる同様のカーブである。Ｂ，Ｃのような
カーブでも実施例回路の電流源のトリミングによ
りＡのようなカーブが得られた。なおカーブA1，
A2は従来例回路の電源変動したときのカーブの
ズレを示すものであり、実施例回路によればカー
ブＡは安定であつた。
示す図である。図においてＡは所望の特性カーブ
であり、Ｂはプロセスのバラツキ等により生じた
温度安定性の悪い特性カーブ、Ｃし逆方向のバラ
ツキによる同様のカーブである。Ｂ，Ｃのような
カーブでも実施例回路の電流源のトリミングによ
りＡのようなカーブが得られた。なおカーブA1，
A2は従来例回路の電源変動したときのカーブの
ズレを示すものであり、実施例回路によればカー
ブＡは安定であつた。
以上説明したように、本発明によれば、電源変
動および温度変化に対し極めて安定した基準電圧
を得ることができる。特にモノリシツク集積化が
進んでいるTelecom LSIやＡ／Ｄ，Ｄ／Ａ変換
器等に利用すれば効果が大きい。
動および温度変化に対し極めて安定した基準電圧
を得ることができる。特にモノリシツク集積化が
進んでいるTelecom LSIやＡ／Ｄ，Ｄ／Ａ変換
器等に利用すれば効果が大きい。
第１図は従来例に係る基準電圧発生回路の回路
図、第２図は本発明の実施例に係る基準電圧発生
回路の回路図、第３図、第４図はそれぞれＮチヤ
ンネルデプリーシヨンMOSFETとＮチヤンネル
エンハンスメントMOSFETの電流特性を示す
図、第５図は本発明の実施例回路による実験結果
を示す図である。 ２２〜２５，３５〜３８……Ｐチヤンネルエン
ハンスメントMOSFET、２６，２８，３０，３
２，３３……Ｎチヤンネルデプリーシヨン
MOSFET、２０，２１，２７，２９，３１，４
４，３９，４０……Ｎチヤンネルエンハンスメン
トMOSFET、４１……コンデンサ、１００……
バイアス回路部、１１０……基準電圧発生回路
部、１２０……VDD電源、１３０……Vss電源。
図、第２図は本発明の実施例に係る基準電圧発生
回路の回路図、第３図、第４図はそれぞれＮチヤ
ンネルデプリーシヨンMOSFETとＮチヤンネル
エンハンスメントMOSFETの電流特性を示す
図、第５図は本発明の実施例回路による実験結果
を示す図である。 ２２〜２５，３５〜３８……Ｐチヤンネルエン
ハンスメントMOSFET、２６，２８，３０，３
２，３３……Ｎチヤンネルデプリーシヨン
MOSFET、２０，２１，２７，２９，３１，４
４，３９，４０……Ｎチヤンネルエンハンスメン
トMOSFET、４１……コンデンサ、１００……
バイアス回路部、１１０……基準電圧発生回路
部、１２０……VDD電源、１３０……Vss電源。
Claims (1)
- １ 第１の電源に接続された第１の電流ミラー回
路３５，３６と、該第１の電流ミラー回路の一端
に一端を接続された第１のデプリーシヨンFET
３３と、前記第１の電流ミラー回路の他端に一端
を接続された第１のエンハンスメントFET３４
と、前記第１のデプリーシヨンFETの他端と前
記第１のエンハンスメントFETの他端を接続し
た共通接続点に一端を接続され、他端を第２の電
源に接続された第２のエンハンスメントFET２
１と、前記第２の電源にゲートが接続され、一端
が前記第１の電流ミラー回路の前記一端に接続さ
れ、他端が第３のエンハンスメントFET４０の
ゲートに接続された第４のエンハンスメント
FET３７と、一端が第１の電源に接続され、他
端が前記第３のエンハンスメントFETのゲート
に接続され、ゲートが前記第１の電流ミラー回路
の前記一端に接続された第５のエンハンスメント
FET３８と、一端が該第５のエンハンスメント
FETの他端に接続され、他端が前記第２の電源
に接続された第６のエンハンスメントFET３９
とを有し、前記第１のデプリーシヨンFETと前
記第１のエンハンスメントFETとの各ゲートに
夫々制御電圧を印加し、前記第３のエンハンスメ
ントFETの他端から基準電圧出力を取り出すよ
うにした基準電圧発生部と、前記第１の電源に接
続された第２の電流ミラー回路２２，２３，２
４，２５と、該第２の電流ミラー回路の一端に一
端を接続された第２のデプリーシヨンFET２６
と、一端が該第２のデプリーシヨンFETの他端
に接続され、他端及びゲートが前記第２の電源に
接続された第３のデプリーシヨンFET２８と、
前記第２の電流ミラー回路の他端に一端が接続さ
れた第７のエンハンスメントFET２７と、一端
及びゲートが該第７のエンハンスメントFETの
他端に接続され、他端が前記第２の電源に接続さ
れた第８のエンハンスメントFET２０と、前記
第３のデプリーシヨンFETの一端と前記第２の
電源の間に、制御信号により開閉可能なスイツチ
ング素子と、少なくとも１個の第４のデプリーシ
ヨンFET３０，３２との直列回路を接続し、前
記第２のデプリーシヨンFETのゲートに前記第
７のエンハンスメントFETの一端及びゲートを
接続し、該第７のエンハンスメントFETの他端
と前記第８のエンハンスメントFETの一端が接
続された共通接続点を前記第２及び第６のエンハ
ンスメントFETのゲートに接続したバイアス回
路とを有することを特徴とする基準電圧発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175489A JPS6153804A (ja) | 1984-08-23 | 1984-08-23 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175489A JPS6153804A (ja) | 1984-08-23 | 1984-08-23 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6153804A JPS6153804A (ja) | 1986-03-17 |
| JPH0566765B2 true JPH0566765B2 (ja) | 1993-09-22 |
Family
ID=15996934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59175489A Granted JPS6153804A (ja) | 1984-08-23 | 1984-08-23 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6153804A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3156664B2 (ja) | 1998-03-25 | 2001-04-16 | 日本電気株式会社 | 基準電圧発生回路 |
| JP4385811B2 (ja) * | 2004-03-24 | 2009-12-16 | 株式会社デンソー | 定電流回路 |
| JP4810943B2 (ja) * | 2005-09-21 | 2011-11-09 | 富士電機株式会社 | 過電流検出回路及び電圧比較回路 |
| TWI633408B (zh) * | 2017-08-17 | 2018-08-21 | 力晶科技股份有限公司 | 穩壓輸出裝置 |
-
1984
- 1984-08-23 JP JP59175489A patent/JPS6153804A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6153804A (ja) | 1986-03-17 |
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