JPH0566769B2 - - Google Patents
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- Publication number
- JPH0566769B2 JPH0566769B2 JP59146938A JP14693884A JPH0566769B2 JP H0566769 B2 JPH0566769 B2 JP H0566769B2 JP 59146938 A JP59146938 A JP 59146938A JP 14693884 A JP14693884 A JP 14693884A JP H0566769 B2 JPH0566769 B2 JP H0566769B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- resistor network
- ladder
- switching circuit
- ladder resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Control Of Amplification And Gain Control (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は民生機器の音量調整、音質調整に用い
ることができる電子ボリユーム回路に関するもの
である。
ることができる電子ボリユーム回路に関するもの
である。
従来例の構成とその問題点
近年、民生機器分野では小型化ならびに高性能
化に対応するために、デイジタル制御技術を応用
した電子制御化が行なわれており、消費者に対し
てより使いやすい音響システムの開発がなされて
きている。
化に対応するために、デイジタル制御技術を応用
した電子制御化が行なわれており、消費者に対し
てより使いやすい音響システムの開発がなされて
きている。
以下、図面を参照しながら従来の本発明に関連
の深いデイジタル制御型電子ボリユーム回路につ
いて説明する。第１図は従来のデイジタル制御型
電子ボリユーム回路の構成図である。第１図にお
いて、１は入力端子であり、２はＲ−2Rはしご
形抵抗網である。３はたとえばMOS型FETのア
ナログスイツチ群で構成されるスイツチング回路
である。４は帰還抵抗RfBを有する演算増幅器な
どで構成される加算回路である。また、５は出力
端子である。
の深いデイジタル制御型電子ボリユーム回路につ
いて説明する。第１図は従来のデイジタル制御型
電子ボリユーム回路の構成図である。第１図にお
いて、１は入力端子であり、２はＲ−2Rはしご
形抵抗網である。３はたとえばMOS型FETのア
ナログスイツチ群で構成されるスイツチング回路
である。４は帰還抵抗RfBを有する演算増幅器な
どで構成される加算回路である。また、５は出力
端子である。
以上のように構成されたデイジタル制御型電子
ボリユーム回路についてその動作を以下に説明す
る。電流源として動作する入力信号はＲ−2Rは
しご形抵抗網２に入力される。このＲ−2Rはし
ご形抵抗網２の各端子から得られる出力電流は外
部からのデイジタル制御信号によつて制御される
スイツチング回路３により選択された後、次の加
算回路４によつて電圧に変換される。Ｒ−2Rは
しご形抵抗網２の各端子から得られる出力電流は
入力端子１から遠ざかるにしたがつて入力電流の
半分ずつになる。つまり、第ｎ段目の出力電流は
入力電流の（1/2）nとなるため、スイツチング回
路３に含まれている各スイツチ素子をそれぞれ独
立に制御することにより任意の減衰量が得られ
る。
ボリユーム回路についてその動作を以下に説明す
る。電流源として動作する入力信号はＲ−2Rは
しご形抵抗網２に入力される。このＲ−2Rはし
ご形抵抗網２の各端子から得られる出力電流は外
部からのデイジタル制御信号によつて制御される
スイツチング回路３により選択された後、次の加
算回路４によつて電圧に変換される。Ｒ−2Rは
しご形抵抗網２の各端子から得られる出力電流は
入力端子１から遠ざかるにしたがつて入力電流の
半分ずつになる。つまり、第ｎ段目の出力電流は
入力電流の（1/2）nとなるため、スイツチング回
路３に含まれている各スイツチ素子をそれぞれ独
立に制御することにより任意の減衰量が得られ
る。
しかしながら、上記のような構成においては任
意の減衰量を得るために複数個のスイツチ素子を
導通状態にしなければならず、このことにより、
このスイツチング回路３を制御するデイジタル制
御信号の発生回路が複雑なものになるという問題
点を有していた。
意の減衰量を得るために複数個のスイツチ素子を
導通状態にしなければならず、このことにより、
このスイツチング回路３を制御するデイジタル制
御信号の発生回路が複雑なものになるという問題
点を有していた。
発明の目的
本発明の目的は、簡単なデイジタル制御信号に
よつて制御可能で、かつ、任意の減衰特性が得ら
れる電子ボリユーム回路を提供することにある。
よつて制御可能で、かつ、任意の減衰特性が得ら
れる電子ボリユーム回路を提供することにある。
発明の構成
本発明の電子ボリユーム回路は、入力信号のレ
ベルを任意のレベルに減衰させるためにその並列
抵抗値が2Rであるところの適当な比に抵抗分割
された並列抵抗を含むＲ−2Rはしご形抵抗網と、
このＲ−2Rはしご形抵抗網の出力のどれか１つ
をデイジタル制御信号により選択するスイツチン
グ回路と、このスイツチング回路の出力から信号
を取り出す緩衝増幅回路とから構成したものであ
り、これにより簡単なデイジタル制御信号によつ
て制御可能で、かつ、任意の減衰特性が得られる
ものである。
ベルを任意のレベルに減衰させるためにその並列
抵抗値が2Rであるところの適当な比に抵抗分割
された並列抵抗を含むＲ−2Rはしご形抵抗網と、
このＲ−2Rはしご形抵抗網の出力のどれか１つ
をデイジタル制御信号により選択するスイツチン
グ回路と、このスイツチング回路の出力から信号
を取り出す緩衝増幅回路とから構成したものであ
り、これにより簡単なデイジタル制御信号によつ
て制御可能で、かつ、任意の減衰特性が得られる
ものである。
実施例の説明
以下、本発明の実施例について、図面を参照し
ながら説明する。
ながら説明する。
第２図は本発明の一実施例に係る電子ボリユー
ム回路の構成図を示すものである。第２図におい
て、６はＲ−2Rはしご形抵抗網の抵抗2Rの部分
を適当な比に分割された２つの抵抗R1，R2が並
列接続されたＲ−2Rはしご形抵抗網である。こ
の場合１／R1＋１／R2＝１／2Rである。７はたとえば MOS型FETのアナログスイツチ群で構成される
スイツチング回路であり、４は帰還抵抗RfBを有
する演算増幅回路などで構成される加算回路であ
る。
ム回路の構成図を示すものである。第２図におい
て、６はＲ−2Rはしご形抵抗網の抵抗2Rの部分
を適当な比に分割された２つの抵抗R1，R2が並
列接続されたＲ−2Rはしご形抵抗網である。こ
の場合１／R1＋１／R2＝１／2Rである。７はたとえば MOS型FETのアナログスイツチ群で構成される
スイツチング回路であり、４は帰還抵抗RfBを有
する演算増幅回路などで構成される加算回路であ
る。
以上のように構成された本実施例の電子ボリユ
ーム回路について以下その動作を説明する。ま
ず、電流源として動作する入力信号は入力端子１
よりＲ−2Rはしご形抵抗網６に入力される。本
来、Ｒ−2Rはしご形抵抗網の各端子から得られ
る出力電流は入力端子から遠ざかるにしたがつて
入力電流の半分ずつになる。つまり、入力電流が
6dBずつ減衰されるが、Ｒ−2Rはしご形抵抗網
６のように抵抗2Rの部分に適当な比に分割され
た抵抗を並列接続することによつて、入力電流を
任意のステツプで減衰させることが可能となる。
たとえば約５：２の比に分割した場合には、入力
電流は3dBステツプで減衰される。このＲ−2R
はしご形抵抗網６の出力電流は外部からのデイジ
タル制御信号によつてそのスイツチ素子のどれか
１組が制御されるスイツチング回路７により選択
され、次の加算回路４で電圧に変換された後、出
力端子５に出力される。したがつて、適当な比に
分割された並列抵抗を含むＲ−2Rはしご形抵抗
網によつて、電子ボリユーム回路全体としては
3dBステツプの減衰量が得られる。
ーム回路について以下その動作を説明する。ま
ず、電流源として動作する入力信号は入力端子１
よりＲ−2Rはしご形抵抗網６に入力される。本
来、Ｒ−2Rはしご形抵抗網の各端子から得られ
る出力電流は入力端子から遠ざかるにしたがつて
入力電流の半分ずつになる。つまり、入力電流が
6dBずつ減衰されるが、Ｒ−2Rはしご形抵抗網
６のように抵抗2Rの部分に適当な比に分割され
た抵抗を並列接続することによつて、入力電流を
任意のステツプで減衰させることが可能となる。
たとえば約５：２の比に分割した場合には、入力
電流は3dBステツプで減衰される。このＲ−2R
はしご形抵抗網６の出力電流は外部からのデイジ
タル制御信号によつてそのスイツチ素子のどれか
１組が制御されるスイツチング回路７により選択
され、次の加算回路４で電圧に変換された後、出
力端子５に出力される。したがつて、適当な比に
分割された並列抵抗を含むＲ−2Rはしご形抵抗
網によつて、電子ボリユーム回路全体としては
3dBステツプの減衰量が得られる。
以上のように本実施例によれば、Ｒ−2Rはし
ご形抵抗網の抵抗2Rの部分を適当な比に分割さ
れた抵抗が並列接続されたＲ−2Rはしご形抵抗
網６を用いることにより、スイツチング回路７の
スイツチ素子の１組のみを制御することで3dBス
テツプの減衰量が得られ、このことにより、デイ
ジタル制御信号を簡単なものとすることができ
る。
ご形抵抗網の抵抗2Rの部分を適当な比に分割さ
れた抵抗が並列接続されたＲ−2Rはしご形抵抗
網６を用いることにより、スイツチング回路７の
スイツチ素子の１組のみを制御することで3dBス
テツプの減衰量が得られ、このことにより、デイ
ジタル制御信号を簡単なものとすることができ
る。
なお、上の実施例ではＲ−2Rはしご形抵抗網
において入力信号を3dBステツプで減衰させると
したが、減衰ステツプは3dBに限定されるもので
なく、Ｒ−2Rはしご形抵抗網の抵抗2Rの部分を
複数個の適当な比に分割した抵抗を並列接続する
ことにより任意の値に減衰させるという機能を有
するものであれば何でもよい。たとえば、抵抗を
３個並列接続することによつて2dBステツプの減
衰量を実現することができ、また、3dBステツプ
のように単一ステツプに限定されるものでなく、
Ｒ−2Rはしご形抵抗網の抵抗2Rの部分を分割す
る比を適当に変えて組み合わせることにより任意
の減衰特性を得るという機能を有するものであれ
ば何でもよい。
において入力信号を3dBステツプで減衰させると
したが、減衰ステツプは3dBに限定されるもので
なく、Ｒ−2Rはしご形抵抗網の抵抗2Rの部分を
複数個の適当な比に分割した抵抗を並列接続する
ことにより任意の値に減衰させるという機能を有
するものであれば何でもよい。たとえば、抵抗を
３個並列接続することによつて2dBステツプの減
衰量を実現することができ、また、3dBステツプ
のように単一ステツプに限定されるものでなく、
Ｒ−2Rはしご形抵抗網の抵抗2Rの部分を分割す
る比を適当に変えて組み合わせることにより任意
の減衰特性を得るという機能を有するものであれ
ば何でもよい。
発明の効果
以上の説明から明らかなように、本発明はＲ−
2Rはしご形抵抗網の抵抗2Rの部分を適当な比に
分割した抵抗を並列接続することによつて任意の
減衰特性を得ることのできるＲ−2Rはしご形抵
抗網によつて構成しているので、簡単な回路によ
つて発生しうるデイジタル制御信号によつて制御
が可能で、かつ、任意の減衰特性を有する電子ボ
リユーム回路が得られるという優れた効果が得ら
れる。
2Rはしご形抵抗網の抵抗2Rの部分を適当な比に
分割した抵抗を並列接続することによつて任意の
減衰特性を得ることのできるＲ−2Rはしご形抵
抗網によつて構成しているので、簡単な回路によ
つて発生しうるデイジタル制御信号によつて制御
が可能で、かつ、任意の減衰特性を有する電子ボ
リユーム回路が得られるという優れた効果が得ら
れる。
第１図は従来のデイジタル制御型電子ボリユー
ム回路の構成図、第２図は本発明の一実施例に係
る電子ボリユーム回路の構成図である。 １……入力端子、２，６……Ｒ−2Rはしご形
抵抗網、３，７……スイツチング回路、４……加
算回路、５……出力端子。ただし、第１図、第２
図の各部を示す符号の中で同一の符号を有してい
るものは、同一の機能を有することを示す。
ム回路の構成図、第２図は本発明の一実施例に係
る電子ボリユーム回路の構成図である。 １……入力端子、２，６……Ｒ−2Rはしご形
抵抗網、３，７……スイツチング回路、４……加
算回路、５……出力端子。ただし、第１図、第２
図の各部を示す符号の中で同一の符号を有してい
るものは、同一の機能を有することを示す。
Claims (1)
- １ 入力信号のレベルを任意のレベルに減衰させ
るためにその並列抵抗値が2Rであるところの適
当な比に抵抗分割された並列抵抗を含むＲ−2R
はしご形抵抗網と、このＲ−2Rはしご形抵抗網
の出力のどれか１つをデイジタル制御信号により
選択するスイツチング回路と、このスイツチング
回路の出力から信号を取り出す緩衝増幅回路とか
ら構成したことを特徴とする電子ボリユーム回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14693884A JPS6126317A (ja) | 1984-07-17 | 1984-07-17 | 電子ボリユ−ム回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14693884A JPS6126317A (ja) | 1984-07-17 | 1984-07-17 | 電子ボリユ−ム回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6126317A JPS6126317A (ja) | 1986-02-05 |
| JPH0566769B2 true JPH0566769B2 (ja) | 1993-09-22 |
Family
ID=15418963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14693884A Granted JPS6126317A (ja) | 1984-07-17 | 1984-07-17 | 電子ボリユ−ム回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6126317A (ja) |
-
1984
- 1984-07-17 JP JP14693884A patent/JPS6126317A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6126317A (ja) | 1986-02-05 |
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